用于先进的集成电路结构制造的鳍末端插塞结构制造技术

本发明专利技术公开了用于先进的集成电路结构制造的鳍末端插塞结构。本公开的实施例属于先进的集成电路结构制造的领域，并且尤其是10纳米节点以及更小的集成电路结构制造和所得到的结构的领域。在示例中，集成电路结构包括在鳍的第一末端之上的第一隔离结构。栅极结构在所述鳍之上，并且沿着所述方向与第一隔离结构间隔开。第二隔离结构处于鳍的第二末端之上，第二末端与第一末端相对。将第二隔离结构与所述栅极结构间隔开。第一隔离结构和第二隔离结构二者都包括第一电介质材料，其侧向环绕与第一电介质材料不同的凹陷的第二电介质材料。所述凹陷的第二电介质材料侧向环绕与第一和第二电介质材料不同的第三电介质材料的至少一部分。

Fin End Plug Structure for Advanced Integrated Circuit Structures

The invention discloses a fin end plug structure for manufacturing advanced integrated circuit structures. The embodiments of the present disclosure belong to the field of advanced integrated circuit structure manufacturing, and in particular to the field of 10 nano-nodes and smaller integrated circuit structure manufacturing and resulting structures. In the example, the integrated circuit structure includes a first isolation structure above the first end of the fin. The gate structure is above the fin and separated from the first isolation structure along the direction. The second isolation structure is above the second end of the fin, and the second end is opposite to the first end. The second isolation structure is separated from the gate structure. Both the first isolation structure and the second isolation structure include the first dielectric material, which sideways surrounds the second dielectric material with a depression different from the first dielectric material. The second dielectric material of the depression is laterally surrounded by at least a portion of the third dielectric material different from the first and second dielectric materials.

【技术实现步骤摘要】
用于先进的集成电路结构制造的鳍末端插塞结构相关申请的交叉引用本申请主张提交于2017年11月30日的题为“ADVANCEDINTEGRATEDCIRCUITSTRUCTUREFABRICATION（先进集成电路结构制造）”的美国临时申请号62/593,149的权益，藉此将其整个内容通过引用并入到本文中。
本公开的实施例属于先进的集成电路结构制造的领域，并且尤其是10纳米节点以及更小的集成电路结构制造和所得到的结构的领域。
技术介绍
在过去的几十年中，集成电路中的特征的缩放一直是不断发展的半导体行业的驱动力。缩放至越来越小的特征使得能够在半导体芯片的有限基板面上实现增大的功能单元密度。例如，收缩的晶体管大小允许在芯片上并入增大数量的存储器或逻辑器件，从而导致制造具有增大容量的产品。然而，对于不断变大的容量的驱使并不是没有问题的。优化每个器件的性能的必要性变得愈加显著。在常规且当前已知的制造过程中的可变性可能会限制将它们进一步延伸到10纳米节点或亚10纳米节点的范围中的可能性。因此，对于未来技术节点而言所需的功能组件的制造可能要求在当前的制造过程中引入新方法或整合新技术，或者用它们来替代当前的制造过程。附图说明图1A例示了形成于层间电介质（ILD）层上的硬掩模材料层的在沉积之后、但是在图案化之前的起始结构的横截面视图。图1B例示了通过节距二等分来图案化该硬掩模层之后的图1A的结构的横截面视图。图2A是根据本公开的实施例的用于制造半导体鳍的节距四等分法的示意图。图2B例示了根据本公开的实施例的使用节距四等分法制造的半导体鳍的横截面视图。图3A是根据本公开的实施例的用于制造半导体鳍的融合鳍节距四等分法的示意图。图3B例示了根据本公开的实施例的使用融合鳍节距四等分法制造的半导体鳍的横截面视图。图4A-4C是根据本公开的实施例的表示制造多个半导体鳍的方法中的各种操作的横截面视图。图5A例示了根据本公开的实施例的被三层沟槽隔离结构隔开的一对半导体鳍的横截面视图。图5B例示了根据本公开的另一实施例的被另一三层沟槽隔离结构隔开的另一对半导体鳍的横截面视图。图6A-6D例示了根据本公开的实施例的三层沟槽隔离结构的制造中的各种操作的横截面视图。图7A-7E例示了根据本公开的实施例的制造集成电路结构的方法中的各种操作的成角度的三维横截面视图。图8A-8F例示了根据本公开的实施例的针对制造集成电路结构的方法中的各种操作的沿图7E的a-a'轴截取的稍微投影的横截面视图。图9A例示了根据本公开的实施例的针对包括永久性栅极堆叠和外延源极或漏极区域的集成电路结构的沿图7E的a-a'轴截取的稍微投影的横截面视图。图9B例示了根据本公开的实施例的针对包括外延源极或漏极区域以及多层沟槽隔离结构的集成电路结构的沿图7E的b-b'轴截取的横截面视图。图10例示了根据本公开的实施例的在源极或漏极位置处截取的集成电路结构的横截面视图。图11例示了根据本公开的实施例的在源极或漏极位置处截取的另一集成电路结构的横截面视图。图12A-12D例示了根据本公开的实施例的表示制造集成电路结构中的各种操作并且在源极或漏极位置处截取的横截面视图。图13A和13B例示了根据本公开的实施例的表示具有用于形成局部隔离结构的多栅极间隔的鳍的图案化方法中的各种操作的平面视图。图14A-14D例示了根据本公开的另一实施例的表示具有用于形成局部隔离结构的单栅极间隔的鳍的图案化方法中的各种操作的平面视图。图15例示了根据本公开的实施例的具有鳍的集成电路结构的横截面视图，所述鳍具有用于局部隔离的多栅极间隔。图16A例示了根据本公开的另一实施例的具有鳍的集成电路结构的横截面视图，所述鳍具有用于局部隔离的单栅极间隔。图16B例示了根据本公开的实施例的示出了可以在其处形成鳍隔离结构来代替栅电极的位置的横截面视图。图17A-17C例示了根据本公开的实施例的针对使用鳍修整隔离法制造的鳍切口的各种深度可能性。图18例示了根据本公开的实施例的示出针对鳍内的鳍切口的局部位置对比更宽位置的深度的可能选项的平面视图和沿a-a'轴截取的对应横截面视图。图19A和19B例示了根据本公开的实施例的在具有宽切口的鳍末端处选择鳍末端应力源位置的方法中的各种操作的横截面视图。图20A和20B例示了根据本公开的实施例的在具有局部切口的鳍末端处选择鳍末端应力源位置的方法中的各种操作的横截面视图。图21A-21M例示了根据本公开的实施例的制造具有差异化鳍末端电介质插塞的集成电路结构的方法中的各种操作的横截面视图。图22A-22D例示了根据本公开的实施例的PMOS鳍末端应力源电介质插塞的示例性结构的横截面视图。图23A例示了根据本公开的另一实施例的具有鳍末端应力诱发特征的另一半导体结构的横截面视图。图23B例示了根据本公开的另一实施例的具有鳍末端应力诱发特征的另一半导体结构的横截面视图。图24A例示了根据本公开的实施例的具有单轴向张应力的鳍的成角度视图。图24B例示了根据本公开的实施例的具有单轴向压应力的鳍的成角度视图。图25A和25B例示了根据本公开的实施例的表示图案化具有用于在选择栅极线切口位置中形成局部隔离结构的单栅极间隔的鳍的方法中的各种操作的平面视图。图26A-26C例示了根据本公开的实施例的针对电介质插塞的各种可能性的横截面视图，所述电介质插塞是用于图25B的结构的各种区域的聚合切口（polycut）和鳍修整隔离（FTI）局部鳍切口位置以及仅聚合切口位置。图27A例示了根据本公开的实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸到栅极线的电介质间隔部中的电介质插塞。图27B例示了根据本公开的另一实施例的具有栅极线切口的集成电路结构的平面视图和对应的横截面视图，该栅极线切口具有延伸超过栅极线的电介质间隔部的电介质插塞。图28A-28F例示了根据本公开的另一实施例的在制造具有带有电介质插塞的栅极线切口的集成电路结构的方法中的各种操作的横截面视图，所述电介质插塞具有延伸超过栅极线的电介质间隔部的上部和延伸到栅极线的电介质间隔部中的下部。图29A-29C例示了根据本公开的实施例的在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的平面视图和对应的横截面视图。图30A-30D例示了根据本公开的另一实施例的制造在永久性栅极堆叠的底部的部分处具有残余的虚设栅极材料的集成电路结构的方法中的各种操作的横截面视图。图31A例示了根据本公开的实施例的具有铁电或反铁电栅极电介质结构的半导体器件的横截面视图。图31B例示了根据本公开的另一实施例的具有铁电或反铁电栅极电介质结构的另一半导体器件的横截面视图。图32A例示了根据本公开的实施例的在一对半导体鳍之上的多个栅极线的平面视图。图32B例示了根据本公开的实施例的沿着图32A的a-a'轴截取的横截面视图。图33A例示了根据本公开的实施例的具有基于调制掺杂的差异化电压阈值的一对NMOS器件以及具有基于调制掺杂的差异化电压阈值的一对PMOS器件的横截面视图。图33B例示了根据本公开的另一实施例的具有基于差异化栅电极结构的差异化电压阈值的一对NMOS器件以及具有基于差异化栅电极结构的差异化电压阈值的一对PMOS器件的横截本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：包含硅的鳍，所述鳍具有顶部和侧壁，其中所述顶部具有沿着一方向的最长尺寸；在所述鳍的第一末端之上的第一隔离结构；栅极结构，其包括在所述鳍的顶部之上并且与所述鳍的一区域的侧壁侧向相邻的栅电极，其中沿着所述方向将所述栅极结构与第一隔离结构间隔开；以及在所述鳍的第二末端之上的第二隔离结构，第二末端与第一末端相对，沿着所述方向将第二隔离结构与所述栅极结构间隔开，其中第一隔离结构和第二隔离结构二者都包括第一电介质材料，其侧向环绕与第一电介质材料不同的凹陷的第二电介质材料，所述凹陷的第二电介质材料侧向环绕与第一和第二电介质材料不同的第三电介质材料的至少一部分。

【技术特征摘要】
2017.11.30 US 62/593149;2017.12.30 US 15/8593511.一种集成电路结构，包括：包含硅的鳍，所述鳍具有顶部和侧壁，其中所述顶部具有沿着一方向的最长尺寸；在所述鳍的第一末端之上的第一隔离结构；栅极结构，其包括在所述鳍的顶部之上并且与所述鳍的一区域的侧壁侧向相邻的栅电极，其中沿着所述方向将所述栅极结构与第一隔离结构间隔开；以及在所述鳍的第二末端之上的第二隔离结构，第二末端与第一末端相对，沿着所述方向将第二隔离结构与所述栅极结构间隔开，其中第一隔离结构和第二隔离结构二者都包括第一电介质材料，其侧向环绕与第一电介质材料不同的凹陷的第二电介质材料，所述凹陷的第二电介质材料侧向环绕与第一和第二电介质材料不同的第三电介质材料的至少一部分。2.根据权利要求1所述的集成电路结构，其中，第一隔离结构和第二隔离结构二者都进一步包括被第一电介质材料的上部侧向环绕的第四电介质材料，第四电介质材料在第三电介质材料的上表面上。3.根据权利要求2所述的集成电路结构，其中，第四电介质材料进一步在第二电介质材料的上表面上。4.根据权利要求2所述的集成电路结构，其中，第四电介质材料具有近似竖直的中央接缝。5.根据权利要求2所述的集成电路结构，其中，第四电介质材料不具有接缝。6.根据权利要求1所述的集成电路结构，其中，第三电介质材料具有与第二电介质材料的上表面共面的上表面。7.根据权利要求1所述的集成电路结构，其中，第三电介质材料具有低于第二电介质材料的上表面的上表面。8.根据权利要求1所述的集成电路结构，其中第三电介质材料具有高于第二电介质材料的上表面的上表面，并且其中第三电介质材料进一步在第二电介质材料的上表面之上。9.根据权利要求1所述的集成电路结构，其中，第一和第二隔离结构在所述鳍上诱发压应力。10.根据权利要求9所述的集成电路结构，其中，所述栅电极是P型栅电极。11.根据权利要求1所述的集成电路结构，其中，第一隔离结构具有沿着所述方向的宽度，所述栅极结构具有沿着所述方向的所述宽度，并且...

【专利技术属性】
技术研发人员：B何，CK黄，E汤普森，J卢斯，ML哈滕多夫，CP奥思，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US