用于高级集成电路结构制造的间距划分互连制造技术

本公开的实施例属于高级集成电路结构制造的领域，并且具体而言属于10纳米节点和更小的集成电路结构制造和所得结构的领域。在示例中，一种集成电路结构包括处于ILD层中并由ILD层间隔开的多个导电互连线。多个导电互连线包括第一互连线、以及与第一互连线紧邻并具有与第一互连线的宽度不同的宽度的第二互连线。第三互连线与第二互连线紧邻。第四互连线与第三互连线紧邻并具有与第二互连线的宽度相同的宽度。第五互连线与第四互连线紧邻并具有与第一互连线的宽度相同的宽度。

Spacing Interconnection for Advanced Integrated Circuit Structural Manufacturing

The embodiments of the present disclosure belong to the field of advanced integrated circuit structure manufacturing, and in particular to the field of 10 Nano-node and smaller integrated circuit structure manufacturing and resulting structures. In an example, an integrated circuit structure includes a plurality of conductive interconnects in the ILD layer and separated by the ILD layer. A plurality of conductive interconnects include a first interconnect and a second interconnect adjacent to the first interconnect and having a width different from the width of the first interconnect. The third interconnect is adjacent to the second interconnect. The fourth interconnect is close to the third interconnect and has the same width as the second interconnect. The fifth interconnect is adjacent to the fourth interconnect and has the same width as the first interconnect.

【技术实现步骤摘要】
用于高级集成电路结构制造的间距划分互连相关申请的交叉引用本申请要求于2017年11月30日提交的题为“ADVANCEDINTEGRATEDCIRCUITSTRUCTUREFABRICATION”的美国临时申请No.62/593,149的权益，由此通过引用方式将该美国临时申请的全部内容并入本文。
本公开的实施例处于高级集成电路结构制造的领域，并且具体而言，10纳米节点和更小的集成电路结构制造和所得结构的领域。
技术介绍
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放到越来越小的特征能够使半导体芯片的有限占地面积上的功能单元的密度增大。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而带来具有更大容量的产品的制造。然而，对越来越大容量的驱动并非没有问题。优化每个器件性能的必要性变得越来越重要。常规和当前已知制造工艺中的变化性可能会限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，将来技术节点所需的功能部件的制造可能需要在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。附图说明图1A示出了在形成在层间电本文档来自技高网...

【技术保护点】
1.一种集成电路结构，包括：衬底上方的层间电介质(ILD)层；在所述ILD层中并由所述ILD层间隔开的多个导电互连线，所述多个导电互连线包括：具有宽度的第一互连线；紧邻所述第一互连线的第二互连线，所述第二互连线具有与所述第一互连线的宽度不同的宽度；紧邻所述第二互连线的第三互连线，所述第三互连线具有宽度；紧邻所述第三互连线的第四互连线，所述第四互连线具有与所述第二互连线的宽度相同的宽度；以及紧邻所述第四互连线的第五互连线，所述第五互连线具有与所述第一互连线的宽度相同的宽度。

【技术特征摘要】
2017.11.30 US 62/593,149;2017.12.30 US 15/859,4151.一种集成电路结构，包括：衬底上方的层间电介质(ILD)层；在所述ILD层中并由所述ILD层间隔开的多个导电互连线，所述多个导电互连线包括：具有宽度的第一互连线；紧邻所述第一互连线的第二互连线，所述第二互连线具有与所述第一互连线的宽度不同的宽度；紧邻所述第二互连线的第三互连线，所述第三互连线具有宽度；紧邻所述第三互连线的第四互连线，所述第四互连线具有与所述第二互连线的宽度相同的宽度；以及紧邻所述第四互连线的第五互连线，所述第五互连线具有与所述第一互连线的宽度相同的宽度。2.根据权利要求1所述的集成电路结构，其中，所述第三互连线的宽度与所述第一互连线的宽度不同。3.根据权利要求2所述的集成电路结构，其中，所述第三互连线的宽度与所述第二互连线的宽度不同。4.根据权利要求2所述的集成电路结构，其中，所述第三互连线的宽度与所述第二互连线的宽度相同。5.根据权利要求1所述的集成电路结构，其中，所述第三互连线的宽度与所述第一互连线的宽度相同。6.根据权利要求1所述的集成电路结构，其中，所述第一互连线和所述第三互连线之间的间距与所述第二互连线和所述第四互连线之间的间距相同。7.根据权利要求1所述的集成电路结构，其中，所述第一互连线和所述第三互连线之间的间距与所述第二互连线和所述第四互连线之间的间距不同。8.一种集成电路结构，包括：衬底上方的层间电介质(ILD)层；以及在所述ILD层中并由所述ILD层间隔开的多个导电互连线，所述多个导电互连线包括：具有宽度的第一互连线；紧邻所述第一互连线的第二互连线，所述第二互连线具有宽度；紧邻所述第二互连线的第三互连线，所述第三互连线具有与所述第一互连线的宽度不同的宽度；紧邻所述第三互连线的第四互连线，所述第四互连线具有与所述第二互连线的宽度相同的宽度；以及紧邻所述第四互连线的第五互连线，所述第五互连线具有与所述第一互连线的宽度相同的宽度。9.根据权利要求8所述的集成电路结构，其中，所述第二互连线的宽度与所述第一互连线的宽度不同。10.根据权利要求9所述的集成电路结构，其中，所述第三互连线的宽度与所述第二互连线的宽度不同。11.根据权利要求9所述的集成电路结构，其中，所述第三互连线的宽度与所述第二互连线的宽度相同。12.根据权利要求8所述的集成电路结构，其中，所述第二互连线的宽度与所述第一互连线的宽度相同。13.根据权利要求8所述的集成电路结构，其中，所述...

【专利技术属性】
技术研发人员：A·W·杨，A·马德哈范，C·P·奥特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US