具有拥有不同功函数层的晶体管的半导体器件制造技术

一种半导体器件可以包括具有第一区域和第二区域的衬底。第一晶体管可以在第一区域中并包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并包括第二栅极线，第二栅极线具有与第一栅极线的宽度相等的宽度，并且包括第二下部含金属层和在第二下部含金属层上的第二上部含金属层。第一上部含金属层的最上端和第二下部含金属层的最上端的每个可以在比第一下部含金属层的最上端高的水平处。

Semiconductor Devices with Transistors with Different Work Function Layers

A semiconductor device may include a substrate having a first region and a second region. The first transistor may include a first gate line in the first region, including a first lower metal layer and a first upper metal layer on the first lower metal layer. The second transistor may include a second gate line in the second region, which has a width equal to the width of the first gate line, and includes a second lower metal layer and a second upper metal layer on the second lower metal layer. Each of the top end of the first upper metal layer and the top end of the second lower metal layer can be at a level higher than the top end of the first lower metal layer.

【技术实现步骤摘要】
具有拥有不同功函数层的晶体管的半导体器件
本专利技术构思涉及半导体器件，更具体地，涉及包括晶体管的半导体器件。
技术介绍
电子装置中使用的半导体器件会需要提供即使当这些器件按比例缩小时也仍在各种电平下工作的晶体管。
技术实现思路
根据本专利技术构思的一方面，提供了一种半导体器件。该半导体器件可以包括具有第一区域和第二区域的衬底。第一晶体管可以在第一区域中并包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并包括第二栅极线，第二栅极线具有与第一栅极线的宽度相等的宽度，并且包括第二下部含金属层和在第二下部含金属层上的第二上部含金属层。第一上部含金属层的最上端和第二下部含金属层的最上端的每个可以在比第一下部含金属层的最上端高的水平处。在一些实施方式中，一种半导体器件可以包括具有第一区域、第二区域和第三区域的衬底。第一晶体管可以在第一区域中并且可以包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并且可以包括第二栅极线，第二栅极线包括第二下部含金属层和在第二下部含金属层上的第二上部含金属层，其中第二栅极线可以具有与第一栅极线的宽度相等的宽度。第三晶体管可以在第三区域中并且可以包括第三栅极线，第三栅极线包括第三下部含金属层和在第三下部含金属层上的第三上部含金属层，其中第三栅极线可以具有比第二栅极线的宽度大的宽度。第一上部含金属层的最上端、第二下部含金属层的最上端和第三下部含金属层的最上端可以每个在比第一下部含金属层的最上端的水平高的水平处。在一些实施方式中，一种半导体器件可以包括具有第一区域和第二区域的衬底。第一晶体管可以在第一区域中并包括第一栅极线，第一栅极线包括第一下部含金属层和在第一下部含金属层上的第一上部含金属层。第二晶体管可以在第二区域中并且可以包括第二栅极线，第二栅极线包括第二下部含金属层并具有与第一栅极线的宽度相等的宽度。第一下部含金属层和第二下部含金属层可以包括具有比第一上部含金属层中包括的材料小的功函数的材料，其中第一上部含金属层的最上端和第二下部含金属层的最上端可以每个在比第一下部含金属层的最上端的水平高的水平处。附图说明本专利技术构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：图1是示出根据本专利技术构思的实施方式的半导体器件的元件的平面布局图；图2至10是以逐步方式示出制造根据本专利技术构思的一实施方式的半导体器件的方法的剖视图，图11是示出根据本专利技术构思的一实施方式的半导体器件的剖视图；图12是示出根据本专利技术构思的一实施方式的半导体器件的剖视图；图13是示出根据本专利技术构思的一实施方式的半导体器件的剖视图；以及图14是示出根据本专利技术构思的一实施方式的半导体器件的剖视图。具体实施方式诸如“中的至少一个”的表述当在一列元素之后时，修饰整列元素而不修饰该列中的个别元素。将理解，这里对值(诸如晶体管的特定工作电压或阈值电压的值)的描述还包括大约等于所描述的值的值。图1是示出根据本专利技术构思的实施方式的半导体器件100的元件的平面布局图。参照图1，半导体器件100可以包括第一区域I、第二区域II、第三区域III、第四区域IV和第五区域V。在一些实施方式中，半导体器件100可以不包括第一区域I、第二区域II和第三区域III中的至少一个。第一晶体管TRA、第二晶体管TRB、第三晶体管TRC、第四晶体管TRD和第五晶体管TRE可以分别设置在第一区域I、第二区域II、第三区域III、第四区域IV、和第五区域V中。第一区域I包括沿第一方向(X方向)彼此平行延伸的多个第一鳍型有源区FAA、以及在多个第一鳍型有源区FAA之上沿第二方向(Y方向)延伸并与多个第一鳍型有源区FAA交叉的多个第一栅极线GLA。第一晶体管TRA可以形成在多个第一鳍型有源区FAA和多个第一栅极线GLA彼此交叉的部分的每个处。多个第一鳍型有源区FAA可以具有第一鳍宽度FWA，第一栅极线GLA可以具有第一栅极宽度GWA。第二区域II包括沿第一方向(X方向)彼此平行延伸的多个第二鳍型有源区FAB、以及在多个第二鳍型有源区FAB之上沿第二方向(Y方向)延伸并与多个第二鳍型有源区FAB交叉的多个第二栅极线GLB。第二晶体管TRB可以形成在多个第二鳍型有源区FAB和多个第二栅极线GLB彼此交叉的部分的每个处。多个第二鳍型有源区FAB可以具有第二鳍宽度FWB，第二栅极线GLB可以具有第二栅极宽度GWB。第三区域III包括沿第一方向(X方向)彼此平行延伸的多个第三鳍型有源区FAC、以及在多个第三鳍型有源区FAC之上沿第二方向(Y方向)延伸并与多个第三鳍型有源区FAC交叉的多个第三栅极线GLC。第三晶体管TRC可以形成在多个第三鳍型有源区FAC和多个第三栅极线GLC彼此交叉的部分的每个处。多个第三鳍型有源区FAC可以具有第三鳍宽度FWC，第三栅极线GLC可以具有第三栅极宽度GWC。第四区域IV包括沿第一方向(X方向)彼此平行延伸的多个第四鳍型有源区FAD、以及在多个第四鳍型有源区FAD之上沿第二方向(Y方向)延伸并与多个第四鳍型有源区FAD交叉的多个第四栅极线GLD。第四晶体管TRD可以形成在多个第四鳍型有源区FAD和多个第四栅极线GLD彼此交叉的部分的每个处。多个第四鳍型有源区FAD可以具有第四鳍宽度FWD，第四栅极线GLD可以具有第四栅极宽度GWD。第五区域V包括沿第一方向(X方向)彼此平行延伸的多个第五鳍型有源区FAE、以及在多个第五鳍型有源区FAE之上沿第二方向(Y方向)延伸并与多个第五鳍型有源区FAE交叉的多个第五栅极线GLE。第五晶体管TRE可以形成在多个第五鳍型有源区FAE和多个第五栅极线GLE彼此交叉的部分的每个处。多个第五鳍型有源区FAE可以具有第五鳍宽度FWE，第五栅极线GLE可以具有第五栅极宽度GWE。第一至第四鳍宽度FWA、FWB、FWC和FWD可以小于第五鳍宽度FWE，第一至第四栅极宽度GWA、GWB、GWC和GWD可以小于第五栅极宽度GWE。在一些实施方式中，第一至第四鳍宽度FWA、FWB、FWC和FWD可以彼此相等，并且第一至第四栅极宽度GWA、GWB、GWC和GWD可以彼此相等。第一晶体管TRA和第二晶体管TRB可以是第一导电类型金属氧化物半导体场效应晶体管(MOSFET)，第三晶体管TRC和第四晶体管TRD可以是第二导电类型MOSFET。第一晶体管TRA和第二晶体管TRB可以是n型MOSFET，第三晶体管TRC和第四晶体管TRD可以是p型MOSFET。在一些实施方式中，第五晶体管TRE可以是n型MOSFET。第一晶体管TRA的工作电压可以小于第二晶体管TRB的工作电压，第三晶体管TRC的工作电压可以大于第四晶体管TRD的工作电压。第一至第四晶体管TRA、TRB、TRC和TRD的工作电压可以小于第五晶体管TRE的工作电压。第一至第五晶体管TRA、TRB、TRC、TRD和TRE的工作电压的大小可以经由第一至第五晶体管TRA、TRB、TRC、TRD和TRE的工作电压的绝对值进行比较。虽然图1示出了多个第一至第五鳍型有源区FAA、FAB、FAC、FAD和FAE沿第一方向(X方向)延伸，并且多个第一至第本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底，具有第一区域和第二区域；第一晶体管，在所述第一区域中并且包括第一栅极线，所述第一栅极线包括第一下部含金属层和在所述第一下部含金属层上的第一上部含金属层；以及第二晶体管，在所述第二区域中并且包括第二栅极线，所述第二栅极线具有与所述第一栅极线的宽度相等的宽度，并且包括第二下部含金属层和在所述第二下部含金属层上的第二上部含金属层，其中所述第一上部含金属层的最上端和所述第二下部含金属层的最上端的每个在比所述第一下部含金属层的最上端高的水平处。

【技术特征摘要】
2017.11.23 KR 10-2017-01575041.一种半导体器件，包括：衬底，具有第一区域和第二区域；第一晶体管，在所述第一区域中并且包括第一栅极线，所述第一栅极线包括第一下部含金属层和在所述第一下部含金属层上的第一上部含金属层；以及第二晶体管，在所述第二区域中并且包括第二栅极线，所述第二栅极线具有与所述第一栅极线的宽度相等的宽度，并且包括第二下部含金属层和在所述第二下部含金属层上的第二上部含金属层，其中所述第一上部含金属层的最上端和所述第二下部含金属层的最上端的每个在比所述第一下部含金属层的最上端高的水平处。2.根据权利要求1所述的半导体器件，其中所述第二上部含金属层的最上端的水平和所述第二下部含金属层的最上端的水平相等。3.根据权利要求1所述的半导体器件，其中所述第一下部含金属层和所述第二下部含金属层包括具有比所述第一上部含金属层和所述第二上部含金属层小的功函数的材料，其中所述第一上部含金属层的材料和所述第二上部含金属层的材料相同。4.根据权利要求1所述的半导体器件，其中所述第一下部含金属层在与所述第一栅极线的延伸方向垂直的平面上的剖面和所述第二下部含金属层在与所述第二栅极线的延伸方向垂直的平面上的剖面每个具有U形。5.根据权利要求1所述的半导体器件，其中所述第一下部含金属层的厚度小于所述第二下部含金属层的厚度。6.根据权利要求1所述的半导体器件，还包括：第一鳍型有源区，在所述第一区域中从所述衬底突出并且沿交叉所述第一栅极线的方向延伸；以及第二鳍型有源区，在所述第二区域中从所述衬底突出并且沿交叉所述第二栅极线的方向延伸，其中所述第一鳍型有源区和所述第二鳍型有源区分别具有第一沟道区和第二沟道区，所述第一沟道区和所述第二沟道区每个掺杂有第一导电类型杂质。7.根据权利要求6所述的半导体器件，其中所述第一晶体管和所述第二晶体管是p型金属氧化物半导体场效应晶体管，其中所述第二晶体管的阈值电压小于所述第一晶体管的阈值电压。8.根据权利要求7所述的半导体器件，其中所述衬底还包括第三区域，其中所述半导体器件还包括第三鳍型有源区和第三晶体管，所述第三鳍型有源区在所述第三区域中从所述衬底突出并且具有第三沟道区，所述第三沟道区掺杂有与所述第一导电类型杂质不同的第二导电类型杂质，所述第三晶体管包括第三栅极线，所述第三栅极线具有与所述第一栅极线的宽度相等的宽度，沿交叉所述第三鳍型有源区的方向延伸，并且包括第三下部含金属层和在所述第三下部含金属层上的第三上部含金属层，其中所述第三下部含金属层的最上端和所述第一下部含金属层的最上端在相等的水平处，并且所述第三上部含金属层的最上端和所述第一上部含金属层的最上端在相等的水平处。9.根据权利要求8所述的半导体器件，其中所述第一栅极线还包括在所述第一上部含金属层上的第一导电阻挡层，其中所述第三栅极线还包括在所述第三上部含金属层上的第二导电阻挡层，所述第二导电阻挡层包括所述第一导电阻挡层中包括的材料，其中所述第一导电阻挡层的最上端和所述第二导电阻挡层的最上端在相等的水平处，并且所述第一导电阻挡层的最下端具有比所述第二导电阻挡层的最下端高的水平。10.根据权利要求9所述的半导体器件，其中所述第一导电阻挡层的最上端和所述第一上部含金属层的最上端在相等的水平处。11.根据权利...

【专利技术属性】
技术研发人员：任廷爀，金完敦，李钟汉，丁炯硕，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR