The embodiments of the present disclosure belong to the field of advanced integrated circuit structure manufacturing, and in particular to the field of 10 Nano-node and smaller integrated circuit structure manufacturing and resulting structures. In an example, an integrated circuit structure includes a semiconductor substrate comprising an N-well region with a semiconductor fin projecting from it. The groove isolation layer surrounds the semiconductor fin on the semiconductor substrate, and the semiconductor fin extends above the groove isolation layer. Gate dielectrics. The plasma layer is above the semiconductor fin. The conductive layer comprises titanium, nitrogen and oxygen on the gate dielectric layer above the semiconductor fin. The P-type metal gate layer is above the conductive layer above the semiconductor fin.
【技术实现步骤摘要】
用于高级集成电路结构制造的双金属栅极结构相关申请的交叉引用本申请要求于2017年11月30日提交的题为“ADVANCEDINTEGRATEDCIRCUITSTRUCTUREFABRICATION”的美国临时申请No.62/593,149的权益，由此通过引用方式将该美国临时申请的全部内容并入本文。
本公开的实施例处于高级集成电路结构制造的领域，并且具体而言，10纳米节点和更小的集成电路结构制造和所得结构的领域。
技术介绍
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放到越来越小的特征能够使半导体芯片的有限占地面积上的功能单元的密度增大。例如，缩小晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而带来具有更大容量的产品的制造。然而，对越来越大容量的驱动并非没有问题。优化每个器件性能的必要性变得越来越重要。常规和当前已知制造工艺中的变化性可能会限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，将来技术节点所需的功能部件的制造可能需要在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。附图说明图1...
【技术保护点】
1.一种集成电路结构，包括：半导体衬底，所述半导体衬底包括具有从其突出的第一半导体鳍状物的N阱区以及具有从其突出的第二半导体鳍状物的P阱区，所述第一半导体鳍状物与所述第二半导体鳍状物间隔开，其中，所述N阱区在所述半导体衬底中与所述P阱区直接相邻；沟槽隔离层，其在所述半导体衬底上、在所述第一半导体鳍状物和所述第二半导体鳍状物的外部并在所述第一半导体鳍状物和所述第二半导体鳍状物之间，其中，所述第一半导体鳍状物和所述第二半导体鳍状物在所述沟槽隔离层上方延伸；栅极电介质层，其在所述第一半导体鳍状物和所述第二半导体鳍状物上并在所述沟槽隔离层上，其中，所述栅极电介质层在所述第一半导体鳍...
【技术特征摘要】
2017.11.30 US 62/593,149;2017.12.30 US 15/859,3561.一种集成电路结构，包括：半导体衬底，所述半导体衬底包括具有从其突出的第一半导体鳍状物的N阱区以及具有从其突出的第二半导体鳍状物的P阱区，所述第一半导体鳍状物与所述第二半导体鳍状物间隔开，其中，所述N阱区在所述半导体衬底中与所述P阱区直接相邻；沟槽隔离层，其在所述半导体衬底上、在所述第一半导体鳍状物和所述第二半导体鳍状物的外部并在所述第一半导体鳍状物和所述第二半导体鳍状物之间，其中，所述第一半导体鳍状物和所述第二半导体鳍状物在所述沟槽隔离层上方延伸；栅极电介质层，其在所述第一半导体鳍状物和所述第二半导体鳍状物上并在所述沟槽隔离层上，其中，所述栅极电介质层在所述第一半导体鳍状物和所述第二半导体鳍状物之间是连续的；导电层，其在所述第一半导体鳍状物之上的所述栅极电介质层之上，但不在所述第二半导体鳍状物之上的所述栅极电介质层之上，所述导电层包括钛、氮和氧；p型金属栅极层，其在所述第一半导体鳍状物之上的所述导电层之上，但不在所述第二半导体鳍状物之上的所述导电层之上，其中，所述p型金属栅极层进一步在所述沟槽隔离层的一部分而非全部上；以及在所述第二半导体鳍状物之上的n型金属栅极层，其中，所述n型金属栅极层进一步在所述沟槽隔离层之上并在所述p型金属栅极层之上。2.根据权利要求1所述的集成电路结构，还包括：所述沟槽隔离层上方的层间电介质(ILD)层，所述ILD层具有开口，所述开口暴露所述第一半导体鳍状物和所述第二半导体鳍状物，其中，所述导电层、所述p型金属栅极层和所述n型金属栅极层进一步沿所述开口的侧壁形成。3.根据权利要求2所述的集成电路结构，其中，所述导电层沿所述开口的侧壁具有顶表面，所述顶表面低于所述p型金属栅极层和所述n型金属栅极层沿所述开口的侧壁的顶表面。4.根据权利要求1所述的集成电路结构，其中，所述p型金属栅极层包括钛和氮。5.根据权利要求1所述的集成电路结构，其中，所述n型金属栅极层包括钛和铝。6.根据权利要求1所述的集成电路结构，还包括：在所述n型金属栅极层之上的导电填充金属层。7.根据权利要求6所述的集成电路结构，其中，所述导电填充金属层包括钨。8.根据权利要求7所述的集成电路结构，其中，所述导电填充金属层包括95或更大原子百分比的钨以及0.1到2原子百分比的氟。9.根据权利要求1所述的集成电路结构，其中，所述栅极电介质层包括含铪和氧的层。10.根据权利要求1所述的集成电路结构，其中，所述半导体衬底为体硅半导体衬底。11.一种制造集成电路结构的方法，包括：在衬底上方的第一半导体鳍状物和第二半导体鳍状物上方形成层间电介质(ILD)层；在所述ILD层中形成开口，所述开口暴露所述第一半导体鳍状物和所述第二半导体鳍状物；在所述开口中并在所述第一半导体鳍状物和所述第二半导体鳍状物之上以及所述第一半导体鳍状物和所述第二半导体鳍状物之间的沟槽隔离层上形成栅极电介质层；在所述第一半导体鳍...
【专利技术属性】
技术研发人员：J·S·莱布，J·胡，A·达斯古普塔，M·L·哈藤多夫，C·P·奥特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US
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