利用具有模拟电路的系统产生动态空乏晶体管的模型技术方案

本发明专利技术涉及利用具有模拟电路的系统产生动态空乏晶体管的模型，其中，一种模拟晶体管的特性的模拟电路经产生以包括：隔离本体电阻器，表示晶体管的沟道隔离部分的电阻；主体电阻器，表示该晶体管的主要沟道部分的电阻；隔离晶体管，与该隔离本体电阻器连接；以及本体‑接触晶体管，与该主体电阻器连接。通过向该模拟电路提供测试输入同时选择性激活该隔离晶体管或该本体‑接触晶体管来生成模拟数据。通过向该晶体管提供该测试输入并测量该晶体管的输出生成测试数据。比较该模拟数据与该测试数据，以识别数据差异。改变该晶体管的设计以减小该数据差异。重复所述生成测试数据、比较，以及设计改变，直至该数据差异在阈值内。

【技术实现步骤摘要】
利用具有模拟电路的系统产生动态空乏晶体管的模型
本申请涉及评估晶体管的不同设计，尤其涉及利用具有模拟电路的系统产生动态空乏晶体管的模型。
技术介绍
动态空乏绝缘体上硅(dynamicallydepletedsilicon-on-insulator；DDSOI)金属氧化物半导体场效应晶体管(metaloxidesemiconductorfieldeffecttransistor；MOSFET)具有依据偏压改变本体阻抗的能力。更具体地说，依据所施加的偏压，此类装置的沟道区可为部分空乏(其中具有有限的本体-阻抗)；不过，在较高的偏压，中性区消失，该装置变为完全空乏(具有无限的本体-阻抗)。此类装置被称为动态空乏(dynamicallydepleted；DD)，因为它们依据操作条件呈现部分空乏(partiallydepleted；PD)及完全空乏(fullydepleted；FD)特性。准确建模动态空乏装置的本体阻抗比部分空乏装置更加复杂，但其有助于使设计者能够充分发掘此技术的潜力。例如，本体-接触绝缘体上硅(SOI)MOSFET可用于射频(radiofrequency；RF)开关，具有良好线性的高击穿低噪声放大器(lownoiseamplifier；LNA)装置(被用作级联装置)，以及数字逻辑，而具有低待机漏电流。对于RF失真，撷取低频特性是有用的，且同时RF行为也应当被准确预测。例如，一些装置经历低频响应，其可能与因本体接触DDSOIMOSFET的Gds上的碰撞电离及浮置本体效应导致的开态击穿的电流传导有关。这也可能是由于漏极-源极边缘场；本体-接触区传导“多余的”漏极电流及碰撞电离电流。另外，这可能是由于源极/漏极-本体-接触结，其中，在DDSOIMOSFET的正向偏压条件下，大量二极管电流流过此结。因此，准确建模动态空乏装置的本体阻抗(其中，实体态样源于此类装置的分布性质)对于此类装置将会非常有用。
技术实现思路
本文中的各种方法开始于将要被评估的先前制造的动态空乏绝缘体上硅(DDSOI)金属氧化物半导体场效应晶体管(MOSFET)。该DDSOIMOSFET包括：栅极导体，其中，该栅极导体具有栅极隔离部分及主要栅极部分(它们具有不同的掺杂杂质)；以及半导体沟道，通过栅极绝缘体与该栅极导体隔开。该半导体沟道具有沟道隔离部分(与该栅极导体的该栅极隔离部分相邻)，以及与该栅极导体的该主要栅极部分相邻的主要沟道部分。另外，本文中的方法产生模拟该DDSOIMOSFET的特性的模拟电路(其可为实际实体电路，或软件内的模拟)。该模拟电路经产生以包括表示该沟道隔离部分的电阻的隔离本体电阻器，表示该主要沟道部分的电阻的主体电阻器，与该隔离本体电阻器连接的隔离晶体管，以及与该主体电阻器连接的本体-接触晶体管。这允许这些方法通过向该模拟电路提供测试输入并同时选择性激活该隔离晶体管或该本体-接触晶体管来生成模拟数据。该隔离晶体管及该本体-接触晶体管的选择性激活限制该模拟电路中的哪个电阻器接收该测试输入，从而针对该隔离本体电阻器及该主体电阻器产生独立模拟数据。更具体地说，产生该模拟电路的该过程包括接收设计输入，以及利用该设计输入执行模型提取过程，以建立该隔离本体电阻器及该主体电阻器，该隔离晶体管，以及该本体-接触晶体管的特性。这里，该设计输入包括该DDSOIMOSFET的晶体管电流、晶体管电压、晶体管长度，以及晶体管宽度。该设计输入的不同特性改变该模型提取过程所产生的该模拟电路的态样。该主要栅极部分可包括与该栅极隔离部分相邻的栅极本体-接触部分，以及在该栅极隔离部分的远侧的栅极浮置-本体部分。在此情况下，本文中的该方法产生该模拟电路以进一步包括与该隔离晶体管连接的栅极隔离电阻器(表示该栅极隔离部分的电阻)，与该本体-接触晶体管连接的栅极本体-接触电阻器(表示该栅极本体-接触部分的电阻)，栅极浮置-本体电阻器(表示该栅极浮置-本体部分的电阻)，以及与该栅极浮置-本体电阻器连接的浮置-本体晶体管。此外，该DDSOIMOSFET的该半导体沟道的该主要沟道部分可包括与该栅极导体的该栅极本体-接触部分相邻的沟道本体-接触部分，以及与该栅极导体的该栅极浮置-本体部分相邻的沟道浮置-本体部分。由此，该DDSOIMOSFET的本体-凸部子晶体管包括该栅极导体的该栅极隔离部分以及该半导体沟道的该沟道隔离部分。鉴于此，该模拟电路经产生以包括本体-凸部子晶体管模拟(其模拟该DDSOIMOSFET的该本体-凸部子晶体管)，其包括该栅极隔离电阻器、该隔离本体电阻器，以及该隔离晶体管。该隔离晶体管的激活结合该本体-接触晶体管及浮置-本体晶体管的失活提供来自该本体-凸部子晶体管模拟的本体-凸部模拟数据。类似地，该DDSOIMOSFET的本体-接触子晶体管包括该栅极导体的该栅极本体-接触部分以及该半导体沟道的该主要沟道部分。因此，该模拟电路经产生以包括本体-接触子晶体管模拟(其模拟该DDSOIMOSFET的该本体-接触子晶体管)，其包括该栅极本体-接触电阻器、该主体电阻器，以及该本体-接触晶体管。该本体-接触晶体管的激活结合该隔离晶体管及浮置-本体晶体管的失活提供来自该本体-接触子晶体管模拟的本体-接触模拟数据。另外，该DDSOIMOSFET的浮置-本体子晶体管包括该栅极导体的该栅极浮置-本体部分以及该半导体沟道的该沟道浮置-本体部分。因此，该模拟电路经产生以包括浮置-本体子晶体管模拟(其模拟该DDSOIMOSFET的该浮置-本体子晶体管)，且其包括该栅极浮置-本体电阻器以及该浮置-本体晶体管。该浮置-本体晶体管的激活结合该隔离晶体管及本体-接触晶体管的失活提供来自浮置-本体子晶体管模拟的浮置-本体模拟数据。这些方法实体连接该DDSOIMOSFET与测试系统，并利用该测试系统通过向该DDSOIMOSFET提供该测试输入并测量该DDSOIMOSFET的输出来生成测试数据。此外，本文中的方法比较该模拟数据与该测试数据，以识别数据差异。另外，通过本文中的方法，可迭代地改变该DDSOIMOSFET的设计，以减小该数据差异。因此，可重复所述生成测试数据、比较，以及改变该设计的过程，直至该数据差异在阈值内，随后产生最终设计。因此，这些方法输出该最终设计，该最终设计可被用于制造该DDSOIMOSFET。各种系统包括能够接收该DDSOIMOSFET的特性的设计者输入模块(用户输入)，与该设计者输入模块通信的处理器(能够产生模拟该DDSOIMOSFET的特性的模拟电路)，以及能够与该DDSOIMOSFET实体连接的测试系统。该处理器产生该模拟电路以包括隔离本体电阻器(表示该沟道隔离部分的电阻)，主体电阻器(表示该主要沟道部分的电阻)，与该隔离本体电阻器连接的隔离晶体管，以及与该主体电阻器连接的本体-接触晶体管。更具体地说，当产生该模拟电路时，该处理器能够利用该DDSOIMOSFET的该特性执行模型提取过程，以建立该隔离本体电阻器及该主体电阻器，该隔离晶体管，以及该本体-接触晶体管的特性。该DDSOIMOSFET的这些特性包括该DDSOIMOSFET的晶体管电流、晶体管电压、晶体管长度，以及晶体管宽度。该DDSOIMOSFET的不同特性改变该模型提取过程所产生的该模拟本文档来自技高网...

【技术保护点】
1.一种方法，包括：产生模拟晶体管的特性的模拟电路，其中，该模拟电路经产生以包括：隔离本体电阻器，表示该晶体管的沟道隔离部分的电阻；主体电阻器，表示该晶体管的主要沟道部分的电阻；隔离晶体管，与该隔离本体电阻器连接；以及本体‑接触晶体管，与该主体电阻器连接；通过向该模拟电路提供测试输入并同时选择性激活该隔离晶体管或该本体‑接触晶体管来生成模拟数据；通过向该晶体管提供该测试输入并测量该晶体管的输出生成测试数据；比较该模拟数据与该测试数据，以识别数据差异；改变该晶体管的设计以减小该数据差异；重复所述生成测试数据、所述比较，以及所述改变该设计，直至该数据差异在阈值内以产生最终设计；以及输出该最终设计以用于该晶体管的制造。

【技术特征摘要】
2017.11.27 US 15/822,6611.一种方法，包括：产生模拟晶体管的特性的模拟电路，其中，该模拟电路经产生以包括：隔离本体电阻器，表示该晶体管的沟道隔离部分的电阻；主体电阻器，表示该晶体管的主要沟道部分的电阻；隔离晶体管，与该隔离本体电阻器连接；以及本体-接触晶体管，与该主体电阻器连接；通过向该模拟电路提供测试输入并同时选择性激活该隔离晶体管或该本体-接触晶体管来生成模拟数据；通过向该晶体管提供该测试输入并测量该晶体管的输出生成测试数据；比较该模拟数据与该测试数据，以识别数据差异；改变该晶体管的设计以减小该数据差异；重复所述生成测试数据、所述比较，以及所述改变该设计，直至该数据差异在阈值内以产生最终设计；以及输出该最终设计以用于该晶体管的制造。2.如权利要求1所述的方法，其中，该晶体管的栅极导体的主要栅极部分包括与栅极隔离部分相邻的栅极本体-接触部分，以及在该栅极隔离部分的远侧的栅极浮置-本体部分，以及其中，该模拟电路经产生以进一步包括：栅极隔离电阻器，表示该栅极隔离部分的电阻，与该隔离晶体管连接；栅极本体-接触电阻器，表示该栅极本体-接触部分的电阻，与该本体-接触晶体管连接；栅极浮置-本体电阻器，表示该栅极浮置-本体部分的电阻；以及浮置-本体晶体管，与该栅极浮置-本体电阻器连接。3.如权利要求2所述的方法，其中，该晶体管的该主要沟道部分包括：与该栅极导体的该栅极本体-接触部分相邻的沟道本体-接触部分；以及与该栅极导体的该栅极浮置-本体部分相邻的沟道浮置-本体部分，其中，该晶体管的本体-凸部子晶体管包括该栅极导体的该栅极隔离部分以及该半导体沟道的该沟道隔离部分，其中，该模拟电路经产生以包括本体-凸部子晶体管模拟，该本体-凸部子晶体管模拟模拟该晶体管的该本体-凸部子晶体管，且包括该栅极隔离电阻器、该隔离本体电阻器，以及该隔离晶体管，其中，该晶体管的本体-接触子晶体管包括该栅极导体的该栅极本体-接触部分以及该半导体沟道的该主要沟道部分，其中，该模拟电路经产生以包括本体-接触子晶体管模拟，该本体-接触子晶体管模拟模拟该晶体管的该本体-接触子晶体管，且包括该栅极本体-接触电阻器、该主体电阻器，以及该本体-接触晶体管，其中，该晶体管的浮置-本体子晶体管包括该栅极导体的该栅极浮置-本体部分以及该半导体沟道的该沟道浮置-本体部分，以及其中，该模拟电路经产生以包括浮置-本体子晶体管模拟，其模拟该晶体管的该浮置-本体子晶体管，且其包括该栅极浮置-本体电阻器以及该浮置-本体晶体管。4.如权利要求3所述的方法，其中，该隔离晶体管的激活结合该本体-接触晶体管及浮置-本体晶体管的失活提供来自该本体-凸部子晶体管模拟的本体-凸部模拟数据，其中，该本体-接触晶体管的激活结合该隔离晶体管及浮置-本体晶体管的失活提供来自该本体-接触子晶体管模拟的本体-接触模拟数据，以及其中，该浮置-本体晶体管的激活结合该隔离晶体管及本体-接触晶体管的失活提供来自浮置-本体子晶体管模拟的浮置-本体模拟数据。5.如权利要求1所述的方法，其中，所述产生该模拟电路包括：接收设计输入；以及利用该设计输入执行模型提取过程，以建立该隔离本体电阻器及该主体电阻器，该隔离晶体管，以及该本体-接触晶体管的特性。6.如权利要求5所述的方法，其中，该设计输入包括该晶体管的晶体管电流、晶体管电压、晶体管长度，以及晶体管宽度，以及其中，该设计输入的不同特性改变该模型提取过程所产生的该模拟电路的态样。7.如权利要求1所述的方法，其中，该隔离晶体管及该本体-接触晶体管的选择性激活限制该模拟电路中的哪个电阻器接收该测试输入，从而针对该隔离本体电阻器及该主体电阻器产生独立模拟数据。8.一种方法，包括：提供制造的动态空乏绝缘体上硅(DDSOI)金属氧化物半导体场效应晶体管(MOSFET)，其中，该DDSOIMOSFET包括：栅极导体，具有栅极隔离部分及主要栅极部分，该栅极隔离部分及该主要栅极部分具有不同的掺杂杂质；以及半导体沟道，通过栅极绝缘体与该栅极导体隔开，该半导体沟道具有与该栅极导体的该栅极隔离部分相邻的沟道隔离部分，以及与该栅极导体的该主要栅极部分相邻的主要沟道部分；产生模拟该DDSOIMOSFET的特性的模拟电路，其中，该模拟电路经产生以包括：隔离本体电阻器，表示该沟道隔离部分的电阻；主体电阻器，表示该主要沟道部分的电阻；隔离晶体管，与该隔离本体电阻器连接；以及本体-接触晶体管，与该主体电阻器连接；实体连接该DDSOIMOSFET至测试系统；通过向该模拟电路提供测试输入并同时选择性激活该隔离晶体管或该本体-接触晶体管来生成模拟数据；利用该测试系统通过向该DDSOIMOSFET提供该测试输入并测量该DDSOIMOSFET的输出来生成测试数据；比较该模拟数据与该测试数据，以识别数据差异；改变该DDSOIMOSFET的设计以减小该数据差异；重复所述生成测试数据、所述比较，以及所述改变该设计，直至该数据差异在阈值内以产生最终设计；以及输出该最终设计以用于该DDSOIMOSFET的制造。9.如权利要求8所述的方法，其中，该主要栅极部分包括与该栅极隔离部分相邻的栅极本体-接触部分，以及在该栅极隔离部分的远侧的栅极浮置-本体部分，以及其中，该模拟电路经产生以进一步包括：栅极隔离电阻器，表示该栅极隔离部分的电阻，与该隔离晶体管连接；栅极本体-接触电阻器，表示该栅极本体-接触部分的电阻，与该本体-接触晶体管连接；栅极浮置-本体电阻器，表示该栅极浮置-本体部分的电阻；以及浮置-本体晶体管，与该栅极浮置-本体电阻器连接。10.如权利要求9所述的方法，其中，该DDSOIMOSFET的该主要沟道部分包括：与该栅极导体的该栅极本体-接触部分相邻的沟道本体-接触部分；以及与该栅极导体的该栅极浮置-本体部分相邻的沟道浮置-本体部分，其中，该DDSOIMOSFET的本体-凸部子晶体管包括该栅极导体的该栅极隔离部分以及该半导体沟道的该沟道隔离部分，其中，该模拟电路经产生以包括本体-凸部子晶体管模拟，该本体-凸部子晶体管模拟模拟该DDSOIMOSFET的该本体-凸部子晶体管，且包括该栅极隔离电阻器、该隔离本体电阻器，以及该隔离晶体管，其中，该DDSOIMOSFET的本体-接触子晶体管包括该栅极导体的该栅极本体-接触部分以及该半导体沟道的该主要...

【专利技术属性】
技术研发人员：A·杜塔，T·厄蒂拉詹，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY