多层MOS器件及其制备方法技术

本发明专利技术提供了一种多层MOS器件及其制备方法。该制备方法包括以下步骤：S1，提供n层MOS器件，n为大于0的自然数，在n层MOS器件上形成半导体层，并在半导体层上依次形成栅氧层和假栅，至少部分栅氧层位于假栅与半导体层之间；S2，在对应假栅两侧的半导体层中形成金属硅化物层，将金属硅化物层作为金属化源漏区或对金属硅化物层进行掺杂形成金属化源漏区，得到第n+1层MOS器件；S3，将第n层MOS器件与第n+1层MOS器件金属互连。上述制备方法降低了常规工艺对掺杂激活温度的需求，降低了杂质激活不充分所带来的寄生和接触电阻增大对器件的不利影响，改进了现有单芯片三维集成的工艺缺陷，提高了多层MOS器件的性能。

Multilayer MOS Devices and Their Fabrication Methods

The invention provides a multilayer MOS device and a preparation method thereof. The preparation method includes the following steps: S1, providing n-layer MOS devices, n being a natural number greater than 0, forming a semiconductor layer on n-layer MOS devices, and forming gate oxide layer and pseudogate in turn on the semiconductor layer, at least part of the gate oxide layer lies between the pseudogate and the semiconductor layer; S2, forming a metal silicide layer in the semiconductor layer on both sides of the corresponding pseudogate, and using the metal silicide layer as metallization. Source-drain region or doping metal silicide layer to form metallized source-drain region, the n+1 layer MOS device is obtained, and the n+1 layer MOS device is interconnected with the n+1 layer MOS device in S3. The preparation method reduces the need for doping activation temperature in conventional process, reduces the adverse effects of parasitic and contact resistance increase caused by inadequate activation of impurities on devices, improves the process defects of existing single chip three-dimensional integration, and improves the performance of multi-layer MOS devices.

【技术实现步骤摘要】
多层MOS器件及其制备方法
本专利技术涉及半导体
，具体而言，涉及一种多层MOS器件及其制备方法。
技术介绍
CMOS集成电路微缩持续发展，器件从2D平面结构到3DFinFET，再到3DLateralGAANWFET和3DVerticalGAANWFET，未来将发展到纵向单芯片三维集成(M3D)。基于CMOS集成电路的微系统集成也从三维封装、系统级封装(SiP)、多芯片三维系统集成(3D-SoC)向单芯片三维集成(3D-IC)方向发展，以持续减少微系统体积、减少电路延迟和功耗，大幅提升系统性能。通过上述单芯片三维集成工艺能够形成多层MOS器件，对于第一层MOS器件而言，通常采用传统的制备工艺即能够得到性能较高的MOS器件；而对于上层的MOS器件而言，由于MOS器件制备过程中的很多工艺步骤都需要在高温条件下进行，如为了形成源漏区，需要在离子注入后进行高温热处理(温度在1050℃左右)，以将注入离子激活，使其能够扩散到一定区域，而在上述需要高温条件下进行的工艺步骤中，较高的工艺温度会对下方已经制备完成的MOS器件造成影响，从而为了避免高温造成的影响，上层的MOS器件需要在低温条件下进行制备。然而，低温条件会导致器件性能受到影响，从而无法得到性能优异的多层MOS器件。
技术实现思路
本专利技术的主要目的在于提供一种多层MOS器件及其制备方法，以解决现有技术中多层MOS器件性能较差的问题。为了实现上述目的，根据本专利技术的一个方面，提供了一种多层MOS器件的制备方法，包括以下步骤：S1，提供n层MOS器件，n为大于0的自然数，在n层MOS器件上形成半导体层，并在半导体层上依次形成栅氧层和假栅，至少部分栅氧层位于假栅与半导体层之间；S2，在对应假栅两侧的半导体层中形成金属硅化物层，将金属硅化物层作为金属化源漏区或对金属硅化物层进行掺杂形成金属化源漏区，得到第n+1层MOS器件；S3，将第n层MOS器件与第n+1层MOS器件金属互连。进一步地，步骤S1中，在小于550℃的条件下形成半导体层，优选采用沉积工艺或键合工艺将半导体层形成于n层MOS器件中的顶层MOS器件上。进一步地，半导体层为单晶硅、单晶锗、单晶锗硅、多晶硅和多晶锗和多晶锗硅中的任一种形成的单层或多层形成的叠层。进一步地，在形成假栅的步骤之后，步骤S1还包括以下步骤：在假栅两侧的半导体层中形成源漏延伸区；形成位于假栅两侧的侧墙，侧墙覆盖至少部分源漏延伸区。进一步地，步骤S2中，在小于600℃的条件下形成金属硅化物层。进一步地，步骤S2包括以下步骤：S21，在位于假栅两侧的半导体层上沉积金属材料；S22，对金属材料进行热处理，以使位于假栅两侧的部分半导体层与金属材料反应，去除未反应的金属材料，以得到金属硅化物层，并将金属硅化物层作为金属化源漏区。进一步地，步骤S2包括以下步骤：S21，在位于假栅两侧的半导体层上沉积金属材料；S22，对金属材料进行热处理，以使位于假栅两侧的部分半导体层与金属材料反应，去除未反应的金属材料，以得到金属硅化物层；S23，采用离子注入工艺对金属硅化物层进行掺杂，以得到金属化源漏区。进一步地，半导体层具有顺次连接的第一半导体区域、第二半导体区域和第三半导体区域，假栅位于第二半导体区域上，第一半导体区域和第三半导体区域位于第二半导体区域两侧，步骤S21中，在第一半导体区域和第三半导体区域上沉积金属材料；步骤S22中，对金属材料进行热处理，以使第一半导体区域中的部分或全部与金属材料反应，并使第三半导体区域中的部分或全部与金属材料反应，去除未反应的金属材料，以得到部分金属化源漏区或全金属化源漏区。进一步地，金属硅化物层为MSi或MSi2，其中，M为金属材料，优选金属材料选自Ni、Ti、Co、Pt和Al中的任一种或多种。进一步地，在步骤S2之后，制备方法还包括以下步骤：去除假栅，并在栅氧层上形成栅堆叠结构，以得到第n+1层MOS器件，金属化源漏区位于栅堆叠结构两侧。进一步地，在步骤S3之后，制备方法还包括：重复执行步骤S1至步骤S3，以得到多层MOS器件。进一步地，多层MOS器件中的至少一层MOS器件为CMOS器件。根据本专利技术的另一方面，提供了一种多层MOS器件，包括第一层MOS器件以及位于第一层MOS器件上顺序层叠的N层MOS器件，且N为大于0的自然数，多层MOS器件还包括连接相邻各层MOS器件的金属互连结构，其中，第M层MOS器件包括：半导体层，位于第M-1层MOS器件上，M为大于且小于N的任意一个或多个自然数；栅极结构，包括栅极和栅氧层，至少部分栅氧层位于栅极与半导体层之间；金属化源漏区，位于栅极结构两侧的半导体层中，且金属化源漏区为金属硅化物层或掺杂的金属硅化物层。进一步地，金属化源漏区为部分金属化源漏区或全金属化源漏区。应用本专利技术的技术方案，提供了一种多层MOS器件的制备方法，由于该制备方法中先在位于假栅两侧的半导体层中形成金属硅化物层，然后再对金属硅化物层进行掺杂形成源漏区，得到全金属化源漏(MSD)，从而显著降低了源漏寄生电阻，使在低温条件下进行制备就能够得到高性能的器件，进而大幅降低了常规工艺对掺杂激活温度的需求，并降低了杂质激活不充分所带来的寄生和接触电阻增大对器件的不利影响，大幅改进了现有的单芯片三维集成的工艺缺陷，提高了多层MOS器件的性能。附图说明构成本专利技术的一部分的说明书附图用来提供对本专利技术的进一步理解，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1示出了在本申请实施方式所提供的多层MOS器件的制备方法中，提供n层MOS器件(n＝1)后的基体剖面结构示意图；图2示出了在图1所示的n层MOS器件上形成半导体层后的基体剖面结构示意图；图3示出了将图2所示的半导体层图形化处理后的基体剖面结构示意图；图4示出了在图3所示的假栅两侧的半导体层中形成假源漏延伸区以及形成位于假栅两侧的侧墙后的基体剖面结构示意图；图5示出了在对应图4所示的假栅两侧的半导体层中形成金属硅化物层并对金属硅化物层进行掺杂形成金属化源漏区后的基体剖面结构示意图；图6示出了去除图5所示的假栅并在栅氧层上形成栅极后的基体剖面结构示意图；图7示出了形成分别与图6所示的栅极以及金属化源漏区连通后的基体剖面结构示意图；图8示出了将图7所示的第n层MOS器件与第n+1层MOS器件金属互连后的基体剖面结构示意图；图9示出了本专利技术实施方式所提供的一种多层MOS器件的结构示意图。其中，上述附图包括以下附图标记：10、第一层MOS器件；110、第一源漏区；120、第一栅极；130、第一层间介质层；210、半导体层；211、图形化半导体层；220、假栅；230、源漏延伸区；240、侧墙；250、金属化源漏区；260、栅堆叠结构；270、层间介质层；30、金属互连结构；301、金属线。具体实施方式需要说明的是，在不冲突的情况下，本专利技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本专利技术。为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域本文档来自技高网...

【技术保护点】
1.一种多层MOS器件的制备方法，其特征在于，包括以下步骤：S1，提供n层MOS器件，n为大于0的自然数，在所述n层MOS器件上形成半导体层(210)，并在所述半导体层(210)上依次形成栅氧层和假栅(220)，至少部分所述栅氧层位于所述假栅(220)与所述半导体层(210)之间；S2，在对应所述假栅(220)两侧的所述半导体层(210)中形成金属硅化物层，将所述金属硅化物层作为金属化源漏区(250)或对所述金属硅化物层进行掺杂形成金属化源漏区(250)，得到第n+1层MOS器件；S3，将所述第n层MOS器件与所述第n+1层MOS器件金属互连。

【技术特征摘要】
1.一种多层MOS器件的制备方法，其特征在于，包括以下步骤：S1，提供n层MOS器件，n为大于0的自然数，在所述n层MOS器件上形成半导体层(210)，并在所述半导体层(210)上依次形成栅氧层和假栅(220)，至少部分所述栅氧层位于所述假栅(220)与所述半导体层(210)之间；S2，在对应所述假栅(220)两侧的所述半导体层(210)中形成金属硅化物层，将所述金属硅化物层作为金属化源漏区(250)或对所述金属硅化物层进行掺杂形成金属化源漏区(250)，得到第n+1层MOS器件；S3，将所述第n层MOS器件与所述第n+1层MOS器件金属互连。2.根据权利要求1所述的制备方法，其特征在于，所述步骤S1中，在小于550℃的条件下形成所述半导体层(210)，优选采用沉积工艺或键合工艺将所述半导体层(210)形成于所述n层MOS器件中的顶层MOS器件上。3.根据权利要求1或2所述的制备方法，其特征在于，所述半导体层(210)为单晶硅、单晶锗、单晶锗硅、多晶硅和多晶锗和多晶锗硅中的任一种形成的单层或多层形成的叠层。4.根据权利要求1所述的制备方法，其特征在于，在形成所述假栅(220)的步骤之后，所述步骤S1还包括以下步骤：在所述假栅(220)两侧的所述半导体层(210)中形成源漏延伸区(230)；形成位于所述假栅(220)两侧的侧墙(240)，所述侧墙(240)覆盖至少部分所述源漏延伸区(230)。5.根据权利要求1所述的制备方法，其特征在于，所述步骤S2中，在小于600℃的条件下形成所述金属硅化物层。6.根据权利要求5所述的制备方法，其特征在于，所述步骤S2包括以下步骤：S21，在位于所述假栅(220)两侧的所述半导体层(210)上沉积金属材料；S22，对所述金属材料进行热处理，以使位于所述假栅(220)两侧的部分所述半导体层(210)与所述金属材料反应，去除未反应的所述金属材料，以得到所述金属硅化物层，并将所述金属硅化物层作为金属化源漏区(250)。7.根据权利要求5所述的制备方法，其特征在于，所述步骤S2包括以下步骤：S21，在位于所述假栅(220)两侧的所述半导体层(210)上沉积金属材料；S22，对所述金属材料进行热处理，以使位于所述假栅(220)两侧的部分所述半导体层(210)与所述金属材料反应，去除未反应的所述金属材料，以得到所述金属硅化物层；S2...

【专利技术属性】
技术研发人员：殷华湘，张青竹，林翔，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11