可重新配置的低功率和低功率栅极引导电路制造技术

本公开涉及可重新配置的低功率和低功率栅极引导电路。采样电路包括开关电路和栅极升压电路。开关电路包括开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出。栅极升压电路为开关电路的栅极输入提供升压时钟信号。升压时钟信号的升压电压通过电压偏移跟踪所述输入电压。栅极升压电路包括耦合在第一电路节点和第二电路节点之间的单个升压电容。高电源电压施加到第一电路节点并且输入电压施加到所述第二电路节点，以在单个升压电容上产生升压电压。

Reconfigurable Low Power and Low Power Gate Guidance Circuits

The present disclosure relates to a reconfigurable low power and low power gate guiding circuit. Sampling circuit includes switching circuit and grid boost circuit. The switching circuit includes a switching circuit, including a switching input for receiving input voltage, a gate input and a switching output. The grid boost circuit provides the boost clock signal for the gate input of the switching circuit. The boost voltage of the boost clock signal tracks the input voltage through a voltage offset. The grid boost circuit includes a single boost capacitor coupled between the first circuit node and the second circuit node. A high power supply voltage is applied to the first circuit node and an input voltage is applied to the second circuit node to generate a boost voltage on a single boost capacitor.

【技术实现步骤摘要】
可重新配置的低功率和低功率栅极引导电路
技术介绍
信号采集可以是离散时间信号处理的重要步骤。获得的信号的完整性通常限制了离散时间信号调理电路、模数转换器、开关帽滤波器等的整体电路性能。图1A是基本开关电容器(或开关电容器)采样电路105的电路图，其中开关是传输栅极(T栅极)，其容纳从轨到轨的输入信号。T栅极包括n型金属氧化物半导体(NMOS)晶体管102和p型金属氧化物半导体(PMOS)晶体管104。电容器代表T栅极的负载，并且信号Q代表采样时钟信号。图1B是图1A中的T栅极的导通阻抗RON的图示。理想情况下，RON很小，输入电压VIN的变化尽可能平坦，因此采样信号的失真最小。实际上，当输入信号VIN恰好处于低VIN和高VIN之间的中间值时，T栅极RON要高得多，其中PMOS和NMOS晶体管由于相对大的阈值电压VTH而几乎不导通。当供电电压低时，如在先进的互补金属氧化物半导体(CMOS)技术中那样，尤其如此。因此，需要改进采样电路的性能。
技术实现思路
本专利技术一般涉及用于电子信号的离散时间信号处理的采样电路。采样电路例子包括开关电路和栅极升压电路。开关电路包括开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出。栅极升压电路为开关电路的栅极输入提供升压时钟信号。升压时钟信号的升压电压通过电压偏移跟踪所述输入电压。栅极升压电路包括耦合在第一电路节点和第二电路节点之间的单个升压电容。高电源电压施加到第一电路节点并且输入电压施加到所述第二电路节点，以在单个升压电容上产生升压电压。该部分旨在提供本专利申请的主题的概述。其目的不是提供对本专利技术的排他性或详尽的解释。包括详细描述以提供关于本专利申请的进一步信息。附图说明在附图中，不一定按比例绘制，相同的附图标记可以描述不同视图中的类似组件。具有不同字母后缀的相同数字可表示类似组件的不同实例。附图通过示例而非限制的方式示出了本文件中讨论的各种实施例。图1A是采样电路的基本开关电容器的电路图。图1B是图1A的传输门的ON阻抗的图示。图2是采样电路的示例的电路图。图3是与图2的采样电路的操作相关的波形的图示。图4是采样电路的另一个例子的电路图。图5是逐次逼近模数转换器的示例的功能框图。具体实施方式如前所述，采样电路的导通阻抗不理想。图2是采样电路的示例的电路图，该采样电路使得开关的导通阻抗RON在预期输入电压的范围内更平坦。采样电路205包括三个升压电容器206、208和210。时钟信号Q和反相时钟信号QB被提供给两个升压电容器。使用电容器210将输入电压VIN与时钟信号组合以产生升压电压Q-BST。升压电压驱动NMOS采样开关212(MN1)的栅极。由于升压电压，晶体管214、216、218、220和222是更高电压、厚栅极器件，如图中由晶体管栅极的较暗线所示。图3是与图2的采样电路的操作相关的波形的图示。从图3中可以看出，升压时钟Q_BST主要跟踪输入信号VIN。因此，图2中的电路的采样开关MN1具有稳定的栅极-源极电压，而与输入电压VIN的值无关。稳定的栅极-源极电压使RON相对恒定。尽管图2的电路205在图1A的电路上提供了采集线性度的显着改善，但是由于三个升压电容器并且由于与厚栅极器件相关的若干寄生电路效应而导致功耗和面积饥饿。图4是采样电路405的改进方法的示例的电路图。采样电路405包括开关电路412和栅极升压电路。开关电路412包括用于接收输入电压VIN的开关输入、栅极输入和连接到示为电容424的负载的开关输出。开关电路412和电容424可以包括在开关电路中。栅极升压电路向开关电路412的栅极输入端提供升压时钟信号Q_BST。电路的操作遵循图3的波形。升压时钟信号的升压电压通过偏移电压追踪输入电压VIN。理想地，升压时钟信号的升压电压通过较高的电源电压VDD从输入电压VIN偏移，但实际上由于寄生效应，电压偏移将低于VDD。栅极升压电路包括耦合在第一电路节点N1和第二电路节点N2之间的单个升压电容410，而不是图2中的示例的方法中的三个单独的升压电容器。单个升压电容410可包括一个电容器或多个单元尺寸的电容器，其耦合在一起形成单个升压电容。高电源电压(VDD)施加到N1电路节点，VIN施加到N2电路节点，以在单个升压电容上产生升压电压。相反，图2中的电路方法使用三个升压电容器206、208、210来产生升压时钟，以在图3中Q为低时导通NMOS晶体管MN2。此外，非升压时钟信号的电压(Q或QB)不应用于图4中的升压电容410以产生升压电压。在图4中，栅极升压电路输出时钟Q_BST用于控制连接到升压电容410顶部的PMOS晶体管(MP2)。晶体管MP2是替换图2中的NMOS晶体管MN2的开关。在图4中，MP2的晶体管主体连接到电路节点N1而不是高电源电压VDD。在这种配置中，当Q为低电平时，Q_BST在非升压阶段为低电平，并且当图3中的Q为高电平时，电路节点N1将充电至VDD以为下一次采集或升压阶段做好准备。在随后的采集阶段，N1的电压将被VIN的量提升。晶体管MP2没有过载，因为它的栅极也被提升了。此外，MP2没有晶体管主体泄漏，因为晶体管主体(晶体管n阱)连接到N1，N1是升压电压电路节点。图4中的栅极升压电路包括缓冲电路，其包括第一逆变器和第二逆变器。第一逆变器包括晶体管MP4和MN3，并且耦合在高电源电压VDD和电路节点N2之间。第二逆变器包括晶体管MP3和MN2，并且耦合在电路节点N1和电路节点N2之间。第一逆变器在其输入端接收未升压时钟信号Q，第二逆变器输出升压时钟信号Q_BST。图4中的晶体管MN2和MN3不是像图2中的晶体管216和222那样接地(VSS)，而是连接到升压电容410的底部的电路节点N2。因此在升压阶段期间，因为MN2的漏源电压(Vds)不会超过VDD，所以MN2不会过载。第二逆变器的MP3也没有过载，因为它的栅极输入处于VIN，因此MP3的栅极-源极电压|Vgs|或栅极-漏极电压|Vgd|也不会超过VDD。因为器件不会过载，所以可以将低压器件用于晶体管MP4、MN3、MP3和MN2，而不是图2的较高电压厚栅极器件214、216、220和222，以显着降低寄生电容并因此降低功耗。也不需要用于图2的VIN的厚栅极器件218开关，并且图4可以将低压器件T栅极418用于VIN。这是因为T栅极418的栅极控制没有升压，因为升压电容410底板电压(电路节点N2)的精度对于第一阶并不重要。栅极控制可由未升压时钟信号Q提供，T栅极418不受过载，低压器件可用于T栅极418。或者，升压时钟信号Q_BST可用于代替Q来控制连接VIN和升压电容410的底板的NMOS开关。图4的采样电路405牺牲了开关电路412的阻抗RON的一些均匀性，但是该电路比图2的方法消耗更小的面积和功率，这对于许多应用来说是关键的。栅极升压电路的时钟模式可重新配置，电路开销最小。根据一些实施例，栅极升压电路包括用于接收使能信号的使能输入EN_BST。栅极升压电路根据使能信号的状态向开关电路412的栅极输入端提供升压时钟信号或未升压时钟信号。在图4中，PMOS晶体管MP1耦合到高电源电压VDD和电路节点N1。MP1的栅极耦合到使能信号，以根据需要启用/禁用升压时钟模本文档来自技高网...

【技术保护点】
1.采样电路，包括：开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出；和栅极升压电路，为所述开关电路的栅极输入提供升压时钟信号，其中所述升压时钟信号的升压电压通过电压偏移跟踪所述输入电压；其中所述栅极升压电路包括耦合在第一电路节点和第二电路节点之间的单个升压电容，其中高电源电压施加到所述第一电路节点并且所述输入电压施加到所述第二电路节点，以在所述单个升压电容上产生升压电压。

【技术特征摘要】
2017.11.22 US 62/589,897;2018.10.22 US 16/166,8581.采样电路，包括：开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出；和栅极升压电路，为所述开关电路的栅极输入提供升压时钟信号，其中所述升压时钟信号的升压电压通过电压偏移跟踪所述输入电压；其中所述栅极升压电路包括耦合在第一电路节点和第二电路节点之间的单个升压电容，其中高电源电压施加到所述第一电路节点并且所述输入电压施加到所述第二电路节点，以在所述单个升压电容上产生升压电压。2.权利要求1所述的采样电路，其中所述栅极升压电路包括耦合到所述高电源电压和所述第一电路节点的晶体管，其中所述升压时钟信号也被提供给第一晶体管的栅极输入以将所述高电源电压施加到所述单个升压电容器。3.权利要求2所述的采样电路，其中所述晶体管是p型金属氧化物半导体(PMOS)晶体管，并且所述第一晶体管的晶体管主体耦合到所述第一电路节点。4.权利要求1所述的采样电路，包括：包括低压装置的第一逆变器和第二逆变器，其中所述第一逆变器连接在所述高电源电压和所述第二电路节点之间并且被配置为接收未升压时钟信号；以及所述第二逆变器耦合在所述第一电路节点和所述第二电路节点之间并且被配置为输出所述升压时钟信号。5.权利要求1所述的采样电路，其中所述栅极升压电路包括用于接收使能信号的使能输入，并且所述栅极升压电路根据所述使能信号提供升压时钟信号或未升压时钟信号到所述开关电路的栅极输入。6.权利要求5所述的采样电路，其中所述栅极升压电路包括耦合到所述高电源电压和所述第一电路节点的第一晶体管，其中所述晶体管包括耦合到所述使能信号的栅极输入，并且所述第一晶体管根据所述使能信号将所述高电源电压提供给所述第一电路节点。7.权利要求5所述的采样电路，包括耦合在所述第二电路节点和低电源电压之间的第二晶体管，其中所述第二晶体管根据所述使能信号和所述未升压时钟信号向所述第二电路节点施加低电源电压。8.权利要求5所述的采样电路，包括耦合到所述输入电压和所述第二电路节点的传输门电路，其中所述传输门被配置为根据所述使能信号和所述未升压时钟信号向所述第二电路节点提供输入电压。9.权利要求1所述的采样电路，包括ADC电路，其中所述采样电路的输出施加于所述ADC电路的输入。10.权利要求1-9中任一项所述的采样电路，其中所述开关电路包含在开关电容器电路中。11.一种模数转换器(ADC)电路，包括：采样电路，被配置为所述ADC电路的输入电压采样，其中所述采样电路包括：开关电路，包括开关电路，包括用于接收输入电压的开关输入、栅极输入和开关输出；和栅极升压电路，为所述开关电路的栅极输入提供升压时钟信号，其中所述升压时钟信号的升压电压通过电压偏移跟踪所述输入电压，其中所...

【专利技术属性】
技术研发人员：沈军华，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：美国,US