基于阱内高压高精度多晶电阻的降压分压偏置电路制造技术

本发明专利技术公开了一种基于阱内高压高精度多晶电阻的降压分压偏置电路。偏置电路包括：2个高耐压高精度的多晶电阻分压电路和、电压自偏置电路和、双极型复合管、串联分压管、串联电阻分压电路和电流偏置电路；2个高耐压高精度的多晶电阻分压电路串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路和稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管和串联分压管进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路分压后，获得多种取值的参考电压VREF；同时电流偏置电路利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。整个偏置电路网络提高了电路的集成度，缩小芯片面积，降低成本。

Voltage-dividing bias circuit based on in-well high-voltage and high-precision polycrystalline resistance

The invention discloses a voltage divider bias circuit based on high voltage and high precision polycrystalline resistance in the well. The bias circuit includes two high-voltage and high-precision polycrystalline resistor divider circuits, voltage self-bias circuit and bipolar compound circuit, series divider, series resistor divider circuit and current bias circuit; two high-voltage and high-precision polycrystalline resistor divider circuits are connected in series to obtain high voltage from high-voltage port VDD and sample voltage VK after voltage divider and voltage step-down; the sampling voltage VK passes through. Voltage self-bias circuit and voltage stabilization produce stable voltage VQ; stable voltage VQ output constant low voltage bias voltage VCC after voltage drop fine-tuning by bipolar compound tube and series voltage divider; constant bias voltage VCC obtains multiple reference voltage VREF after voltage dividing by series resistance voltage divider; and current bias circuit uses constant bias voltage VCC to produce multiple reference voltage VREF. Multiplex stable bias current IBAS. The whole bias circuit network improves the integration of the circuit, reduces the chip area and reduces the cost.

【技术实现步骤摘要】
基于阱内高压高精度多晶电阻的降压分压偏置电路
本专利技术属于模拟集成电路
，具体涉及一种基于阱内高压高精度多晶电阻的降压分压偏置电路。
技术介绍
在集成电路系统中，普遍含有偏置网络。偏置网络的作用就是给电路内部其他模块提供稳定的偏置电压或偏置电流，以使电路各个模块能良好地工作。然而，在一般的偏置网络中，偏置网络的电源电压直接决定了内部电路器件的工艺选择。因此，电路内部器件的工艺所能提供的耐压要求与电源电压的大小必须相匹配。如今比较流行的高压BCD工艺，耐压可达几十伏特；而对于上百伏特甚至几百伏特的电压，只能通过特殊的器件来实现，比如采用耐高压LDMOS、LDDMOS、VDMOS及IGBT等等。这些特殊的工艺器件，采用了全新技术，是近年来热门的耐超高压器件。但正是由于它们工艺的特殊性，与普通的高压BCD工艺（耐压几十伏特）相比，使得其工艺制造成本较高，器件尺寸和芯片面积较大，不利于系统集成和缩小。另外，也有些集成电路系统内部是较低电压工作，但其采样端口通常是几十伏特甚至几百伏特的高压。这类高压采样端口的实现方式，通常是采用外部焊接色环电阻（或其他形式的外部电阻）组成的分压降压网络后，获得较低的采样电压，再输入给采样端口。但这样就不能实现采样电阻部分的集成，增大了整个电路系统板的面积；而且外部电阻的精度也不能得到有效的保证。还有就是，采用上述方法实现的降压电路网络，通常电路内部器件较多，电路结构复杂，增大了电路的规模，使得芯片面积必然较大。因而，寻找一种能集成的耐高压高精度的电阻分压网络，并利用现有的普通高压BCD工艺，实现简易化的降压分压偏置电路（或采样电路）势在必行，这样不仅能够降低工艺制造的成本，还能简化系统偏置结构，优化系统电路，缩小芯片面积。然而，现有的耐高压多晶电阻，一般是生长在诸如二氧化硅薄膜上；同时为了增大耐压，会在氧化物薄膜下方的衬底上通过掺杂形成一个隔离阱，而多晶硅电阻是生长在氧化物薄膜上的，是同MOS器件的栅极是在同一层中，它们的生长方式一致。因此，MOS栅极多晶生长的不准确性和多晶硅电阻一致，使得多晶硅电阻的精度受到影响。另一方面，现有的多晶电阻用来做熔断器使用时，该多晶电阻通常做得较厚，这难以维持硅化区和非硅化区的厚度，给降低栅极高度带来困难。因而需要一种改进型的多晶硅电阻器件结构，来增强电阻的精度和高耐压特性，同时降低栅极高度。
技术实现思路
为了解决现有技术的问题，本专利技术实施例提供了一种基于阱内高压高精度多晶电阻的降压分压偏置电路。所述技术方案如下：第一方面，提供了一种基于阱内高压高精度多晶电阻的降压分压偏置电路，所述偏置电路：2个高耐压高精度的多晶电阻分压电路11和12、电压自偏置电路13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路18；所述高耐压高精度的多晶电阻分压电路11与所述高耐压高精度的多晶电阻分压电路12串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路13和14稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管15和串联分压管16进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路17分压后，获得多种取值的参考电压VREF；同时电流偏置电路18利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。可选的，每个高耐压高精度的多晶电阻分压电路包括多个串联的高耐压高精度的多晶电阻，且每个高耐压高精度的多晶电阻分压电路中串联的多晶电阻的个数相同或者不同。可选的，所述多晶电阻包括衬底21、辅助漂移区22、漂移区23、阱24、SiO2绝缘层25、绝缘介质层26、SiO2绝缘STI层27、SiN绝缘隔离层28、硅化物接触点29、金属Al引线端口30、金属Al引线端口31、硅化物接触点32、多晶硅电阻区33、SiO2绝缘STI层34。可选的，所述漂移区23和所述阱24的电位连接至金属Al引线端口30或金属Al引线端口31中电压高的端口，或者，连接至高压电源端口VDD，或者，悬空。可选的，所述多晶电阻的多晶硅电阻区33设置在阱24内，其四面被SiO2绝缘层25、SiO2绝缘STI层27、SiN绝缘隔离层28及SiO2绝缘STI层34完全封闭隔离。可选的，所述电压自偏置电路14包括m个串联的齐纳二极管，所述m个串联的齐纳二极管的击穿电压为VQ，m为正整数。可选的，所述双极型复合管15包括由Q11和Q12组成的双极型复合管结构。可选的，所述串联分压管16包括k个串联的三极管Q21~Q2k，k为正整数。可选的，所述串联电阻分压电路17包括j个串联电阻，每个串联电阻产生一个参考电压VREF，j为正整数。可选的，所述电流偏置电路18包括电阻R33、PMOS管PM12~PM1i以及NMOS管NM12~NM1i，其中，PM13~PM1i输出电流偏置IBAS3~IBASi，i为正整数。本专利技术实施例提供的技术方案带来的有益效果是：通过上述结构，当高压电压端口（或采样端口）VDD纹波较大时，经过2个高耐压高精度的多晶电阻分压网络分压降压后的采样电压VK的波动能线性同步反应VDD的波动，进而完成电路电压采样的功能；同时，采样电压VK再经过电压自偏置电路中的齐纳二极管稳压处理后，输出的VQ几乎不变，进而导致串联分压管中的输出偏置电压VCC和串联电阻分压电路中的参考电压VREF几乎不变，从而获得稳定的偏置电压和参考电压。因此，上述电路结构，可以极其简化超高压降压分压偏置电路，并显著地提高电路的集成度，缩小芯片面积，降低成本。附图说明为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一个实施例中提供的基于阱内高压高精度多晶电阻的降压分压偏置电路的示意图。图2是本专利技术一个实施例中提供的阱内高压高精度多晶电阻的示意图。图3是本专利技术一个实施例中提供的基于阱内高压高精度多晶电阻的降压分压偏置电路的应用场景的示意图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术实施方式作进一步地详细描述。图1所示为本专利技术提供的一种基于阱内高压高精度多晶电阻的降压分压偏置电路，其包括2个高耐压高精度的多晶电阻分压网络11和12、电压自偏置电路部分13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路部分18。图1所示电路的具体工作原理如下：11可由多个高耐压高精度的多晶电阻串联构成，12可由多个高耐压高精度的多晶电阻串联构成，11和12串联构成一个高压分压降压结构，分压电压即为采样电压VK。采样电压VK可根据系统其他器件的工艺耐压而设定，当11的电阻比12更大时，采样电压VK越小。比如系统选择普通的CSMC40VBCD工艺且VDD最大为200V的高压时；VK可定为最大40V且11和12的电阻比例约为4比1。另外，根据系统的具体功耗、静态电流及转换效率等要求，可以确定11和12的具体电阻值大小。比如11和12的电阻值越大，系统功耗和转换效率越高。其中，11本文档来自技高网...

【技术保护点】
1.一种基于阱内高压高精度多晶电阻的降压分压偏置电路，其特征在于，所述偏置电路包括：2个高耐压高精度的多晶电阻分压电路11和12、电压自偏置电路13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路18；所述高耐压高精度的多晶电阻分压电路11与所述高耐压高精度的多晶电阻分压电路12串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路13和14稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管15和串联分压管16进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路17分压后，获得多种取值的参考电压VREF；同时电流偏置电路18利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。

【技术特征摘要】
1.一种基于阱内高压高精度多晶电阻的降压分压偏置电路，其特征在于，所述偏置电路包括：2个高耐压高精度的多晶电阻分压电路11和12、电压自偏置电路13和14、双极型复合管15、串联分压管16、串联电阻分压电路17和电流偏置电路18；所述高耐压高精度的多晶电阻分压电路11与所述高耐压高精度的多晶电阻分压电路12串联，用于从高压端口VDD获取高压，并分压降压后得到采样电压VK；采样电压VK经过电压自偏置电路13和14稳压后产生稳定的电压VQ；稳定电压VQ经过双极型复合管15和串联分压管16进行电压降压微调后，输出恒定的低压偏置电压VCC；恒定的偏置电压VCC经过串联电阻分压电路17分压后，获得多种取值的参考电压VREF；同时电流偏置电路18利用恒定的偏置电压VCC产生多路的稳定偏置电流IBAS。2.根据权利要求1所述的偏置电路，其特征在于，每个高耐压高精度的多晶电阻分压电路包括多个串联的高耐压高精度的多晶电阻，且每个高耐压高精度的多晶电阻分压电路中串联的多晶电阻的个数相同或者不同。3.根据权利要求2所述的偏置电路，其特征在于，所述多晶电阻包括衬底21、辅助漂移区22、漂移区23、阱24、SiO2绝缘层25、绝缘介质层26、SiO2绝缘STI层27、SiN绝缘隔离层28、硅化物接触点29、金属Al引线端口30、金属Al引线端口31、硅化物接触点32、多晶硅电阻区33、S...

【专利技术属性】
技术研发人员：程绪林，黄立朝，李珂，臧凯旋，丁宁，常伟，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32