电子集成电路芯片制造技术

本公开的实施例涉及电子集成电路芯片。一种电子集成电路芯片包括布置在固态衬底的内部和顶部上的第一晶体管、布置在绝缘体上的具有第一厚度的半导体材料层的内部和顶部上的第二晶体管以及布置在绝缘体上的具有第二厚度的半导体材料层的内部和顶部上的第三晶体管。第二厚度比第一厚度大。固态衬底在半导体材料层的下方延伸，并且通过绝缘体与那些层绝缘。

【技术实现步骤摘要】
电子集成电路芯片
本公开涉及包括在固态(体)衬底中形成的晶体管以及在绝缘体上半导体(SOI)类型的衬底中形成的晶体管的电子芯片。
技术介绍
可以在不同类型的衬底结构(例如，固态衬底结构或者SOI衬底结构)上形成晶体管。在SOI结构的内部和顶部上形成的晶体管中，可以区分具有不同硅层厚度的两种类型的晶体管。PDSOI(部分耗尽SOI)晶体管以具有足够大(例如，大于30nm)的厚度的硅层为特征，以使硅层在操作中将不会被全耗尽。PDSOI晶体管包括掺杂沟道和具有通常在100到200nm范围内的厚度的绝缘体层(BOX)。PDSOI晶体管通常被用作用于模拟电路的功率晶体管。PDSOI晶体管的形成具有在电子工业中已知并且可控的优点。然而，在保持高性能水平的同时，减小这种部件的维度而不是硅层的厚度是个问题。FDSOI(全耗尽SOI)晶体管以具有足够小(例如，小于20nm)的厚度的硅层为特征，以使硅层在某些操作模式中被全耗尽。FDSOI晶体管通常包括未掺杂或者轻掺杂沟道以及具有通常在5到50nm范围内的厚度的绝缘体层(BOX)。这种晶体管的源/漏电阻比PDSOI的源/漏电阻大。因为FDSOI晶体管的快速操作的能力，FDSOI晶体管对于逻辑电路是优选的。FDSOI晶体管的一个优点是它们具有比PDSOI晶体管低的漏电流和功率消耗。进一步地，更容易控制其中的短沟道效应。然而，小的维度可能使制造变得困难。进一步地，小的硅的厚度限制电流。在常见的集成电路中，可以遇到给定类型的SOI晶体管和体晶体管的共同集成。
技术实现思路
这里提供了包括体晶体管、FDSOI晶体管以及PDSOI晶体管的集成电路芯片，以用于至少部分地解决现有技术中的以上问题。因此，一个实施例提供了一种电子集成电路芯片。所述电子集成电路芯片包括：绝缘体上半导体衬底，包括在支撑半导体衬底之上的绝缘层；第一晶体管，布置在从所述支撑半导体衬底外延的外延半导体延伸的内部和顶部上；第二晶体管，布置在所述绝缘层上的第一半导体材料层的内部和顶部上，所述第一半导体材料层具有第一厚度；以及第三晶体管，布置在所述绝缘层上的第二半导体材料层的内部和顶部上，所述第二半导体材料层具有第二厚度，其中所述第二厚度比所述第一厚度大。在一个实施例中，所述第一厚度小于20nm。在一个实施例中，所述第一厚度在从5nm到20nm的范围内。在一个实施例中，所述第一厚度等于7nm±10％。在一个实施例中，所述第二厚度大于30nm。在一个实施例中，所述第二厚度在从30nm到50nm的范围内。在一个实施例中，所述第一厚度等于35nm±10％。在一个实施例中，所述第一晶体管是体晶体管，所述第二晶体管是全耗尽绝缘体上硅晶体管，并且所述第三晶体管是部分耗尽绝缘体上硅晶体管。在一个实施例中，所述电子集成电路芯片进一步包括在所述外延半导体延伸中的绝缘区域，并且其中晶体管栅极在所述绝缘区域之上延伸。根据本公开的实施例，可以有效地将不同类型的晶体管集成在一起。附图说明在与附图有关的具体实施例的以下非限制性描述中，将详细讨论前述的和其他特征，其中：图1A到图1H是制造三种类型的晶体管的方法的不同步骤中的芯片的三个区域的截面图；以及图2A和图2B图示结合图1A到图1H所描述的制造方法的变化的步骤。具体实施方式在各种附图中，相同元件已被指定具有相同的参考标号，并且进一步地，各种附图不是按比例的。为清晰期间，仅示出并详细描述了对理解所描述的实施例有用的那些步骤和元件。特别地，没有详细描述初始SOI结构的制造。术语“近似”在本文中用于指定讨论中的值的正负10％的公差，优选地正负5％。图1A到图1H是制造三种类型的晶体管的方法的不同步骤中的同一集成电路芯片的三个区域的截面图。体晶体管将在区域2的内部和顶部上制造。FDSOI晶体管将在区域4的内部和顶部上制造。PDSOI晶体管将在区域6的内部和顶部上制造。图1A图示初始制造步骤。三个区域2、4和6包括SOI结构，即，半导体衬底8由绝缘层10覆盖，绝缘层10由半导体材料层12覆盖。例如，衬底8和半导体材料层12是由硅制成的，但是可以由另一半导体材料(诸如硅锗)制成。例如，绝缘层10是由氧化硅制成的。半导体材料层12的厚度是FDSOI晶体管的半导体材料层的厚度，即，小于20nm。例如，层12的厚度在5到12nm的范围内，例如近似7nm。在初始制造步骤期间，区域2、4和6的层12由绝缘层14(例如由氧化硅制成的)覆盖。绝缘层14由绝缘层16覆盖。例如，层16是由氮化硅制成的。层14是刻蚀停止层，并且层16是掩模层。在图1B中所图示的步骤期间，在区域2、4和6上沉积树脂掩模(未示出)。在区域2上方的该掩模中形成开口。通过该开口去除区域2中的层16和层14。在去除层14之前或者去除层14之后去除树脂掩模。在图1C中所图示的步骤期间，执行氧化。半导体材料层12被氧化，以使在区域2中衬底8由包括绝缘层10的单个氧化物层18覆盖。例如，层18的厚度等于在FDSOI晶体管的半导体材料层和PDSOI晶体管的半导体材料层之间所期望的厚度差。区域4和6由绝缘氮化硅层16保护，并且不受氧化的影响。在图1D中所图示的步骤期间，在区域2、4和6上沉积树脂掩模20。在区域6上方的掩模20中形成开口。随后通过该开口刻蚀区域6的绝缘层16。在图1E中所图示的步骤期间，去除掩模20的剩余物，并且在区域2、4和6上沉积新的树脂掩模21。在区域2和6上方的掩模21中形成开口。通过开口刻蚀区域2和6，以从区域2去除氧化硅层18并且从区域6去除氧化硅层14。因此，区域2的衬底8和区域6的半导体材料层12被曝光。在图1F中所图示的步骤期间，从区域4去除掩模21。随后，执行外延，以在区域2中在衬底8上生长硅，并且在区域6中在半导体材料层12上生长硅。通过该外延形成硅区域22，并且在图1F中硅区域22通过虚线与衬底8和层12隔开。区域22具有相同的厚度，与在FDSOI晶体管的半导体材料层和PDSOI晶体管的半导体材料层之间的厚度差相对应。例如，区域22的厚度大于10nm(例如25nm)。因此，在区域6中，层12和22形成具有大于30nm的厚度的半导体材料单层。例如，该单个区域的厚度在从30到50nm的范围内(例如，近似等于35nm)。区域4由层16保护，并且不受外延的影响。在图1G中所图示的步骤期间，通过热氧化在区域22上形成例如由氧化硅制成的保护层24。在图1H中所图示的步骤期间，通过刻蚀去除绝缘层16。区域2和6由保护层24保护，并且不受刻蚀的影响。随后去除区域2和6的保护层24和绝缘层14。随后，通过以下通常的制造方法在区域2、4和6中形成晶体管(在附图中通过他们的栅26示出)，该制造方法包括形成栅极绝缘体、栅极导体、间隔件以及源极区域和漏极区域。区域2的晶体管是体晶体管(BULK)，区域4的晶体管是FDSOI晶体管，并且区域6的晶体管是PDSOI晶体管。根据另一实施例，可以调整结合图1A到图1H所描述的制造方法，以便除了区域2、4和6之外形成包括图1C和图1D的氧化物层18的一部分30的区域28。例如，区域28位于两个区域2、4或6之间，并且例如，部分30用于使这些区域的晶体管彼此绝缘。图2A对应于图1A的步骤。在右手侧本文档来自技高网...

【技术保护点】
1.一种电子集成电路芯片，其特征在于，包括：绝缘体上半导体衬底，包括在支撑半导体衬底之上的绝缘层；第一晶体管，布置在从所述支撑半导体衬底外延的外延半导体延伸的内部和顶部上；第二晶体管，布置在所述绝缘层上的第一半导体材料层的内部和顶部上，所述第一半导体材料层具有第一厚度；以及第三晶体管，布置在所述绝缘层上的第二半导体材料层的内部和顶部上，所述第二半导体材料层具有第二厚度，其中所述第二厚度比所述第一厚度大。

【技术特征摘要】
2017.08.16 FR 17577021.一种电子集成电路芯片，其特征在于，包括：绝缘体上半导体衬底，包括在支撑半导体衬底之上的绝缘层；第一晶体管，布置在从所述支撑半导体衬底外延的外延半导体延伸的内部和顶部上；第二晶体管，布置在所述绝缘层上的第一半导体材料层的内部和顶部上，所述第一半导体材料层具有第一厚度；以及第三晶体管，布置在所述绝缘层上的第二半导体材料层的内部和顶部上，所述第二半导体材料层具有第二厚度，其中所述第二厚度比所述第一厚度大。2.根据权利要求1所述的电子集成电路芯片，其特征在于，所述第一厚度小于20nm。3.根据权利要求1所述的电子集成电路芯片，其特征在于，所述第一厚度在从5nm到20nm的范围...

【专利技术属性】
技术研发人员：J·J·法戈，P·波伊文，F·亚瑙德，
申请(专利权)人：意法半导体克洛尔二公司，意法半导体鲁塞公司，
类型：新型
国别省市：法国,FR