半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够提高数据写入的可靠性的半导体存储装置。一实施方式的半导体存储装置具备：第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；字线，与所述第3存储单元晶体管的栅极耦合；以及控制部。所述控制部在向所述第1存储单元晶体管写入数据时，设定第1电压作为对所述字线施加的电压的上限值，在向所述第2存储单元晶体管写入数据时，设定与所述第1电压不同的第2电压作为对所述字线施加的电压的上限值。

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2017-179336号(申请日：2017年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知有作为半导体存储装置的NAND(NotAnd，与非)型闪存。
技术实现思路
实施方式提供一种能够提高数据写入的可靠性的半导体存储装置。实施方式的半导体存储装置具备：第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；字线，与所述第3存储单元晶体管的栅极耦合；以及控制部。所述控制部在向所述第1存储单元晶体管写入数据时，设定第1电压作为对所述字线施加的电压的上限值，在向所述第2存储单元晶体管写入数据时，设定与所述第1电压不同的第2电压作为对所述字线施加的电压的上限值。附图说明图1是用以说明第1实施方式的存储器系统的构成的框图。图2是用以说明第1实施方式的半导体存储装置的构成的框图。图3是用以说明第1实施方式的半导体存储装置的存储单元阵列的构成的电路图。图4是用以说明第1实施方式的半导体存储装置的存储单元阵列的构成的剖视图。图5是用以说明在第1实施方式的半导体存储装置中选择下层区域的字线的情况的写入动作的时序图。图6是用以说明在第1实施方式的半导体存储装置中选择上层区域的字线的情况的写入动作的时序图。图7是用以说明程序干扰的图解。图8是用以说明在变化例的半导体存储装置中选择下层区域的字线的情况的写入动作的时序图。图9是用以说明在变化例的半导体存储装置中选择上层区域的字线的情况的写入动作的时序图。具体实施方式以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同功能及构成的构成要素标注共通的参照符号。1.第1实施方式对第1实施方式的半导体存储装置进行说明。第1实施方式的半导体存储装置例如包括NAND型闪存。1.1关于构成首先，对第1实施方式的半导体存储装置的构成进行说明。1.1.1关于存储器系统的整体构成利用图1对第1实施方式的存储器系统的构成例进行说明。图1是表示第1实施方式的存储器系统的构成的一例的框图。存储器系统1例如与外部的未图示的主机设备进行通信。存储器系统1保存来自主机设备(未图示)的数据，另外，将数据读取到主机设备。如图1所示，存储器系统1具备控制器10及半导体存储装置(NAND闪存)20。控制器10从主机设备接收命令，且基于所接收的命令控制半导体存储装置20。具体来说，控制器10将由主机设备指示写入的数据写入到半导体存储装置20，将由主机设备指示读取的数据从半导体存储装置20中读取并发送到主机设备。控制器10通过NAND总线而与半导体存储装置20连接。半导体存储装置20具备多个存储单元，非易失地存储数据。NAND总线针对按照NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞分别经由个别的信号线进行收发。信号/CE是用以将半导体存储装置20启动的信号。信号CLE是对半导体存储装置20通知在信号CLE为"H(高(High))"电平期间流入到半导体存储装置20的信号I/O＜7：0＞为指令。信号ALE是对半导体存储装置20通知信号ALE为"H"电平期间流入到半导体存储装置20的信号I/O＜7：0＞为地址。信号/WE指示将信号/WE为"L(低(Low))"电平期间流入到半导体存储装置20的信号I/O＜7：0＞撷取到半导体存储装置20。信号/RE指示将信号I/O＜7：0＞输出到半导体存储装置20。信号/WP对半导体存储装置20指示禁止数据写入及删除。信号/RB表示半导体存储装置20为就绪状态(受理来自外部的命令的状态)，抑或是忙碌状态(不受理来自外部的命令的状态)。信号I/O＜7：0＞例如为8比特的信号。信号I/O＜7：0＞是在半导体存储装置20与控制器10之间进行收发的数据的实体，且包括指令CMD、地址ADD、及数据DAT。数据DAT包括写入数据及读取数据。1.1.2关于控制器的构成接着，利用图1对第1实施方式的存储器系统的控制器进行说明。控制器10具备处理器(CPU：CentralProcessingUnit(中央处理器))11、内置存储器(RAM：RandomAccessMemory)12、ECC(ErrorCheckandCorrection，差错检验与纠正)电路13、NAND接口电路14、缓冲存储器15、及主机接口电路16。处理器11对控制器10整体的动作进行控制。处理器11例如响应从主机设备接收的数据的读取命令，对半导体存储装置20发布基于NAND接口的读取命令。该动作在写入及删除的情况下也相同。另外，处理器11具有对来自半导体存储装置20的读取数据执行各种运算的功能。内置存储器12例如为DRAM(Dynamic(RAM)，Dynamic(RandomAccessMemory)，动态(随机存取存储器))等半导体存储器，且用作处理器11的操作区域。内置存储器12保存用以管理半导体存储装置20的固件、及各种管理表格等。ECC电路13进行错误检测及错误校正处理。更具体来说，写入数据时，基于从主机设备接收的数据，针对某数的数据的每一组产生ECC码。另外，读取数据时，基于ECC码进行ECC解码，检测有无错误。并且，检测出错误时，特定出其比特位置，并校正错误。NAND接口电路14经由NAND总线而与半导体存储装置20连接，负责与半导体存储装置20的通信。NAND接口电路14根据处理器11的指示向半导体存储装置20发送指令CMD、地址ADD、及写入数据。另外，NAND接口电路14从半导体存储装置20接收读取数据。缓冲存储器15暂时保存控制器10从半导体存储装置20及主机设备接收到的数据等。缓冲存储器15例如也用作暂时保存来自半导体存储装置20的读取数据、及对读取数据的运算结果等的存储区域。主机接口电路16与主机设备连接，负责与主机设备的通信。主机接口电路16例如将从主机设备接收到的命令及数据分别传输到处理器11及缓冲存储器15。1.1.3关于半导体存储装置的构成其次，利用图2对第1实施方式的半导体存储装置的构成例进行说明。图2是表示第1实施方式的半导体存储装置的构成的一例的框图。半导体存储装置20具备存储单元阵列21、输入输出电路22、逻辑控制电路23、寄存器24、定序器25、电压产生电路26、驱动器组27、行解码器28、及读出放大器模块29。存储单元阵列21具备多个区块BLK(BLK0、BLK1、…)。区块BLK包含与字线及位线建立关联的多个非易失性存储单元晶体管(未图示)。区块BLK例如成为数据的删除单位，同一区块BLK内的数据统一删除。各区块BLK具备多个串单位(stringunit)SU(SU0、SU1、SU2、…)。各串单位SU是NAND串NS的集合。NAND串NS包含多个存储单元晶体管。以下，存储单元晶体管也简称为“单元(cell)”。此外，存储单元阵列21内的区块数、1个区块BLK内的串单位数、及1个串单位SU内的NAND串数可设定为任意数。输入输出电路22与控制器10收发信号I/O＜7：0＞。输入输出电路22将信号I/O＜7：0＞内的指令CMD及地址ADD传输到寄存器24。输入输出电路2本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备：第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；字线，与所述第3存储单元晶体管的栅极耦合；以及控制部；且所述控制部在向所述第1存储单元晶体管写入数据时，设定第1电压作为对所述字线施加的电压的上限值，在向所述第2存储单元晶体管写入数据时，设定与所述第1电压不同的第2电压作为对所述字线施加的电压的上限值。

【技术特征摘要】
2017.09.19 JP 2017-1793361.一种半导体存储装置，其特征在于具备：第1存储单元晶体管、第2存储单元晶体管、及第3存储单元晶体管，串联连接；字线，与所述第3存储单元晶体管的栅极耦合；以及控制部；且所述控制部在向所述第1存储单元晶体管写入数据时，设定第1电压作为对所述字线施加的电压的上限值，在向所述第2存储单元晶体管写入数据时，设定与所述第1电压不同的第2电压作为对所述字线施加的电压的上限值。2.根据权利要求1所述的半导体存储装置，其特征在于还具备：多个存储单元晶体管，包含所述第1存储单元晶体管、所述第2存储单元晶体管、及所述第3存储单元晶体管，且串联连接；第1选择晶体管，串联连接于所述多个存储单元晶体管，且设置在所述多个存储单元晶体管的上方；以及衬底，在上方设置着所述多个存储单元晶体管及所述第1选择晶体管。3.根据权利要求2所述的半导体存储装置，其特征在于：所述多个存储单元晶体管包含连续设置的存储单元晶体管的第1组、以及连续设置于所述存储单元晶体管的第1组的上方的存储单元晶体管的第2组，且所述控制部在所述第1存储单元晶体管包含在所述存储单元晶体管的第1组且所述第2存储单元晶体管包含在所述存储单元晶体管的第2组的情况下，对所述第2电压设定比所述第1...

【专利技术属性】
技术研发人员：四方刚，志村安広，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP