半导体存储装置及存储器系统制造方法及图纸

本发明专利技术提供可缩短写入动作所花费的时间的半导体存储装置及存储器系统。半导体存储装置包含：第1及第2平面；第1锁存电路，保存从外部输入的页面；第2锁存电路，保存从第1锁存电路传输且含第1比特的页面；第3锁存电路，保存从第1锁存电路传输且含第2比特的页面；第4锁存电路，保存从外部输入的页面；第5锁存电路，保存从第4锁存电路传输且含第1比特的页面；第6锁存电路，保存从第4锁存电路传输且含第2比特的页面；及控制电路，控制写入动作。控制电路在执行第1处理的同时并行执行第2处理，第1处理是从外部接收含第1指令、地址、数据及第2指令的第1指令序列，第2处理是从第1锁存电路向第2锁存电路或第3锁存电路传输数据。

Semiconductor Storage Device and Memory System

The invention provides a semiconductor storage device and a memory system which can shorten the time spent in writing operation. Semiconductor storage devices include: the first and second planes; the first latch circuit, which stores pages inputted from outside; the second latch circuit, which stores pages transmitted from the first latch circuit and containing the first bit; the third latch circuit, which stores pages transmitted from the first latch circuit and containing the second bit; the fourth latch circuit, which stores pages inputted from outside; and the fifth latch circuit, which stores pages inputted from the fourth latch circuit. Circuit transfers pages containing bit 1; 6th latch circuit stores pages containing bit 2 transmitted from the 4th latch circuit; and control circuit to control writing action. The control circuit executes the second processing in parallel while executing the first processing. The first processing receives the first instruction sequence containing the first instruction, address, data and the second instruction from the outside. The second processing transmits data from the first latch circuit to the second latch circuit or the third latch circuit.

【技术实现步骤摘要】
半导体存储装置及存储器系统[相关申请]本申请享有以日本专利申请2017-174033号(申请日：2017年9月11日)为基础申请的优先权。本申请通过参照所述基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置及存储器系统。
技术介绍
作为半导体存储装置的一种，已知有NAND型闪速存储器。另外，已知一种具备3维积层的多个存储单元的NAND型闪速存储器。
技术实现思路
实施方式提供一种可缩短写入动作所花费的时间的半导体存储装置及存储器系统。实施方式的半导体存储装置具备：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从外部输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从外部输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从外部输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从外部输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；第6锁存电路，对应所述第2平面设置，保存从所述第4...

【技术特征摘要】
2017.09.11 JP 2017-1740331.一种半导体存储装置，其特征在于具备：第1及第2平面，各自包含第1及第2存储单元阵列，所述第1及第2存储单元阵列各自包含可存储包括第1及第2比特的2比特数据的存储单元；第1锁存电路，对应所述第1平面设置，保存从外部输入且包含数据列的页面；第2锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第1比特的页面；第3锁存电路，对应所述第1平面设置，保存从所述第1锁存电路传输且包含第2比特的页面；第4锁存电路，对应所述第2平面设置，保存从外部输入的页面；第5锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第1比特的页面；第6锁存电路，对应所述第2平面设置，保存从所述第4锁存电路传输且包含第2比特的页面；及控制电路，控制写入动作；且所述控制电路在执行第1处理的同时并行执行第2处理，所述第1处理是从外部接收包含第1指令、地址、数据、及第2指令的第1指令序列，所述第2处理是从所述第1锁存电路向所述第2锁存电路或所述第3锁存电路传输数据。2.根据权利要求1所述的半导体存储装置，其特征在于：所述控制电路在执行从外部接收第2指令序列的第3处理的同时，并行执行第4处理，所述第4处理是从所述第4锁存电路向所述第5锁存电路或所述第6锁存电路传输数据。3.根据权利要求1所述的半导体存储装置，其特征在于：所述控制电路在执行所述第1处理的同时，并行将从外部输入的页面传输到所述第1锁存电路。4.根据权利要求2所述的半导体存储装置，其特征在于：所述控制电路在执行所述第3处理的同时，并行将从外部输入的页面传输到所述第4锁存电路。5.根据权利要求1至4中任一项所述的半导体存储装置...

【专利技术属性】
技术研发人员：梶山朋子，菅原昭雄，原田佳和，有薗大介，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP