半导体存储装置制造方法及图纸

实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置包含：第1及第2存储单元，连接于第1字线；第1及第2读出放大器，分别包含第1及第2晶体管；以及第1及第2位线，分别将第1存储单元及第1晶体管间与第2存储单元及第2晶体管间连接。在读出动作中，在第1及第2读出放大器对数据进行判定时，对第1及第2晶体管的栅极施加第1电压。对于字线，在施加读出电压之前，施加高于读出电压的第2电压。在对字线施加第2电压的期间内，对第1晶体管的栅极施加高于第1电压的第3电压，施加到第2晶体管的栅极的电压低于第3电压。

Semiconductor Storage Device

The embodiment provides a semiconductor storage device capable of high-speed operation. The semiconductor storage device of the embodiment includes: the first and second storage units connected to the first word line; the first and second readout amplifiers containing the first and second transistors respectively; and the first and second bit lines connecting the first storage unit and the first transistor to the second storage unit and the second transistor respectively. In the readout operation, the first voltage is applied to the gate of the first and second transistors when the data are determined by the first and second readout amplifiers. For word lines, a second voltage higher than the readout voltage is applied before the readout voltage is applied. During the period of applying the second voltage to the word line, the third voltage higher than the first voltage is applied to the gate of the first transistor, and the voltage applied to the gate of the second transistor is lower than the third voltage.

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2017-176641号(申请日：2017年9月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知有将存储单元三维地积层而得的NAND(NotAND，与非)型闪存。
技术实现思路
实施方式提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置包含第1及第2存储单元、第1字线、第1及第2读出放大器、以及第1及第2位线。第1字线连接于第1及第2存储单元。第1及第2读出放大器分别包含第1及第2晶体管。第1位线将第1存储单元与第1晶体管之间连接。第2位线将第2存储单元与第2晶体管之间连接。在读出动作中，在第1及第2读出放大器分别对第1及第2存储单元中所存储的数据进行判定时，对第1及第2晶体管的栅极施加第1电压。对于第1字线，在即将施加读出电压之前施加高于读出电压的第2电压。在对第1字线施加第2电压的期间内，对第1晶体管的栅极施加高于第1电压的第3电压，对第2晶体管的栅极施加低于第3电压的第4电压。附图说明图1是表示第1实施方式的半导体存储装置的整体构成的一例的框图。图2是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的构成例的电路图。图3是表示第1实施方式的半导体存储装置中所包含的存储单元晶体管的阈值分布及数据分配的一例的图。图4是表示第1实施方式的半导体存储装置中所包含的行解码器模块的详细的构成例的框图。图5是表示第1实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。图6是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。图7是表示第1实施方式的半导体存储装置中所包含的存储单元阵列的平面布局的一例的图。图8是沿着图7所示的VIII-VIII的存储单元阵列的剖视图。图9是表示第1实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的截面构造的一例的图。图10是表示第1实施方式的半导体存储装置中所包含的读出放大器模块的截面构造的一例的图。图11是表示第1实施方式的半导体存储装置的读出动作的一例的表格。图12是表示第1实施方式的半导体存储装置的读出动作的波形的一例的图。图13是表示第1实施方式的比较例的读出动作的波形的一例的图。图14是表示第2实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的详细的构成例的框图。图15是表示第2实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。图16是表示第2实施方式的半导体存储装置中所包含的读出放大器模块的截面构造的一例的图。图17是表示第2实施方式的半导体存储装置的读出动作的一例的表格。图18是表示第3实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的详细的构成例的框图。图19是表示第3实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。图20是表示第3实施方式的半导体存储装置的读出动作的一例的表格。图21是表示第3实施方式的半导体存储装置的读出动作的波形的一例的图。图22是表示第4实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。图23是表示第4实施方式的半导体存储装置中所包含的读出放大器模块的截面构造的一例的图。图24是表示第4实施方式的半导体存储装置的读出动作的波形的一例的图。图25是表示第5实施方式的半导体存储装置中所包含的存储单元阵列及行解码器模块的详细的构成例的框图。图26是表示第5实施方式的半导体存储装置中所包含的读出放大器模块及电压产生电路的详细的构成例的框图。图27是表示第5实施方式的半导体存储装置的读出动作的波形的一例的图。图28是表示第6实施方式的半导体存储装置中所包含的读出放大器模块的构成例的电路图。图29是表示第6实施方式的半导体存储装置的读出动作的一例的表格。图30是表示第1实施方式的变化例的半导体存储装置的读出动作的波形的一例的图。具体实施方式以下，参照附图对实施方式进行说明。附图是示意性的图。此外，在以下的说明中，对具有大致相同的功能及构成的构成要素标注相同符号。构成参照符号的字符后的数字、及构成参照符号的数字后的字符是为了将由包含相同字符及数字的参照符号参照且具有相同构成的要素彼此加以区分而使用。当无需将包含相同字符及数字的参照符号所示的要素相互区分时，这些要素由只包含相同字符及数字的参照符号而参照。[1]第1实施方式以下，对第1实施方式的半导体存储装置进行说明。[1-1]构成[1-1-1]半导体存储装置10的整体构成图1是表示第1实施方式的半导体存储装置10的整体构成的一例的框图。如图1所示，半导体存储装置10具备存储单元阵列11、行解码器模块12A及12B、读出放大器模块13、输入输出电路14、寄存器15、逻辑控制器16、定序器(sequencer)17、就绪/忙碌控制电路18、以及电压产生电路19。存储单元阵列11包含区块BLK0～BLKn(n为1以上的自然数)。区块BLK是与位线及字线建立关联的多个非易失性存储单元的集合，例如成为数据的删除单位。半导体存储装置10例如能够通过应用MLC(Multi-LevelCell，多层存储单元)方式，使各存储单元存储2比特以上的数据。行解码器模块12A及12B能够基于地址寄存器15B中所保存的区块地址，选择执行各种动作的目标区块BLK。而且，行解码器模块12A及12B能够将从电压产生电路19供给的电压传输到所选择的区块BLK。关于行解码器模块12A及12B的详细情况将在下文进行叙述。读出放大器模块13能够将从存储单元阵列11读出的数据DAT经由输入输出电路14输出到外部控制器。另外，读出放大器模块13能够将从外部控制器经由输入输出电路14接收到的写入数据DAT传输到存储单元阵列11。输入输出电路14例如能够与外部控制器之间收发8比特宽的输入输出信号I/O(I/O1～I/O8)。例如，输入输出电路14将从外部控制器接收到的输入输出信号I/O中所包含的写入数据DAT传输到读出放大器模块13，且将从读出放大器模块13传输来的读出数据DAT作为输入输出信号I/O发送到外部控制器。寄存器15包含状态寄存器15A、地址寄存器15B及命令寄存器15C。状态寄存器15A例如保存定序器17的状态信息STS，并基于定序器17的指示将该状态信息STS传输到输入输出电路14。地址寄存器15B保存从输入输出电路14传输来的地址信息ADD。地址信息ADD中所包含的区块地址、列地址及页地址分别被用于行解码器模块12、读出放大器模块13及电压产生电路19。命令寄存器15C保存从输入输出电路14传输来的命令CMD。逻辑控制器16能够基于从外部控制器接收到的各种控制信号，控制输入输出电路14及定序器17。作为各种控制信号，例如使用芯片使能信号/CE、命令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号/RE、及写入保护信号/WP。信号/CE是用于激活半导体存储装置10的信号。信号CLE是将与所断定的信号CLE并行地输入到半导体存储装置10的信号为命令CMD通知给输入输出本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备：第1及第2存储单元；第1字线，连接于所述第1及第2存储单元；第1及第2读出放大器，分别包含第1及第2晶体管；第1位线，将所述第1存储单元与所述第1晶体管之间连接；以及第2位线，将所述第2存储单元与所述第2晶体管之间连接；且在读出动作中，在所述第1及第2读出放大器分别对所述第1及第2存储单元中所存储的数据进行判定时，对所述第1及第2晶体管的栅极施加第1电压，对于所述第1字线，在施加读出电压之前施加高于所述读出电压的突跳电压，对于所述第1晶体管的栅极，在对所述第1字线施加所述突跳电压的第1期间，施加高于所述第1电压的第2电压，在所述第1期间施加到所述第2晶体管的栅极的电压低于所述第2电压。

【技术特征摘要】
2017.09.14 JP 2017-1766411.一种半导体存储装置，其特征在于具备：第1及第2存储单元；第1字线，连接于所述第1及第2存储单元；第1及第2读出放大器，分别包含第1及第2晶体管；第1位线，将所述第1存储单元与所述第1晶体管之间连接；以及第2位线，将所述第2存储单元与所述第2晶体管之间连接；且在读出动作中，在所述第1及第2读出放大器分别对所述第1及第2存储单元中所存储的数据进行判定时，对所述第1及第2晶体管的栅极施加第1电压，对于所述第1字线，在施加读出电压之前施加高于所述读出电压的突跳电压，对于所述第1晶体管的栅极，在对所述第1字线施加所述突跳电压的第1期间，施加高于所述第1电压的第2电压，在所述第1期间施加到所述第2晶体管的栅极的电压低于所述第2电压。2.根据权利要求1所述的半导体存储装置，其特征在于还具备：第1导电体，在第1方向上延伸地设置，且作为所述第1字线发挥功能；第1及第2支柱，穿过所述第1导电体而设置，且与所述第1导电体的交叉部分作为所述第1及第2存储单元分别发挥功能；以及第3支柱，设置在所述第1导电体上，且与所述第1导电体电连接；且所述第3支柱与所述第1支柱的所述第1方向上的间隔短于所述第3支柱与所述第2支柱的所述第1方向上的间隔。3.根据权利要求1所述的半导体存储装置，其特征在于还具备：第3及第4存储单元，分别连接于所述第1及第2位线，且包含于与所述第1及第2存储单元不同的区块；以及第2字线，连接于所述第3及第4存储单元；且在所述读出动作中，对于所述第2字线，在施加所述读出电压之前施加所述突跳电压，对于所述第2晶体管的栅极，在对所述第2字线施加所述突跳电压的第2期间，施加所述第2电压，在所述第2期间施加到所述第1晶体管的栅极的电压低于所述第2电压。4.根据权利要求3所述的半导体存储装置，其特征在于还具备：第1导电体，在第1方向上延伸地设置，且作为所述第1字线发挥功能；第2导电体，在所述第1方向上延伸地设置，且作为所述第2字线发挥功能；第1及第2支柱，穿过所述第1导电体而设置，且与所述第1导电体的交叉部分作为所述第1及第2存储单元分别发挥功能；以及第3及第4支柱，穿过所述第2导电体而设置，且与所述第2导电体的交叉部分作为所述第3及第4存储单元分别发挥功能；第5支柱，设置在所述第1导电体上，...

【专利技术属性】
技术研发人员：鎌田义彦，安彦尚文，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP