半导体器件制造技术

一种半导体器件包括：在衬底中的有源区域；至少一个纳米片，其在衬底上并与有源区域的顶表面间隔开；在纳米片上方或下方的栅极；栅极绝缘层，其在所述至少一个纳米片与栅极之间；以及源极/漏极区域，其在所述至少一个纳米片的两侧处在有源区域上。所述至少一个纳米片包括：沟道区域；栅极，其被设置在纳米片上方或下方并包括具有其表面和内部的不同组分的金属原子的单个金属层；在纳米片与栅极之间的栅极绝缘层；以及源极/漏极区域，其被设置在所述至少一个纳米片的两侧的有源区域中。

semiconductor device

A semiconductor device includes: an active region in a substrate; at least one nanosheet separated from the top surface of the active region on the substrate; a gate above or below the nanosheet; a gate insulating layer between the at least one nanosheet and the gate; and a source/drain region on both sides of the at least one nanosheet. The at least one nanosheet includes: a channel region; a gate, which is set above or below the nanosheet and includes a single metal layer with different metal atoms on its surface and inside; a gate insulating layer between the nanosheet and the gate; and a source/drain region, which is set in an active region on both sides of the at least one nanosheet.

【技术实现步骤摘要】
半导体器件
专利技术构思涉及半导体器件，更具体地，涉及包括纳米片的半导体器件。
技术介绍
例如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件可以具有根据衬底的期望的(和/或备选地预定的)区域而拥有不同幅度(值)的阈值电压。此外，降低半导体器件中的栅极的电阻率可以是令人期望的。具体地，随着包括纳米片的半导体器件按比例缩小，半导体器件可以具有拥有各种幅度(值)的阈值电压，或者会需要减小栅极的电阻率。
技术实现思路
专利技术构思涉及可以具有拥有各种幅度(值)的阈值电压的半导体器件，并且当半导体器件包括纳米片时可以减小栅极的电阻率。根据专利技术构思的一些示例实施方式，一种半导体器件包括：衬底；在衬底中的有源区域；与有源区域的顶表面间隔开的纳米片；栅极，其在纳米片上方或下方并包括在其表面和内部处具有不同组分(composition)的金属原子的单个金属层；在纳米片与栅极之间的栅极绝缘层；以及在纳米片的两侧在有源区域中的源极/漏极区域。纳米片可以包括沟道区域。根据专利技术构思的一些示例实施方式，一种半导体器件包括：包括有源区域的衬底；至少一个纳米片堆叠结构，其在衬底上并与有源区域的顶表面间隔开；栅极，其覆盖所述至少一个纳米片堆叠结构；栅极绝缘层，其在所述至少一个纳米片堆叠结构与栅极之间；以及在有源区域中的源极/漏极区域。所述至少一个纳米片堆叠结构可以包括多个纳米片，每个纳米片可以包括沟道区域。栅极可以包括在所述至少一个纳米片堆叠结构上的主栅极部分以及在所述多个纳米片的每个下面的子栅极部分。子栅极部分可以包括在其表面和内部处具有不同组分的金属原子的单个金属层。源极/漏极区域可以在所述至少一个纳米片堆叠结构的一侧处。根据专利技术构思的一些示例实施方式，一种半导体器件可以包括：衬底，其包括从衬底突出并在第一方向上延伸的鳍型有源区域；在衬底上的多个纳米片；在鳍型有源区域上的栅极；在所述多个纳米片与栅极之间的栅极绝缘层；以及在所述多个纳米片的两侧处在鳍型有源区域中的源极/漏极区域。所述多个纳米片可以平行于鳍型有源区域的顶表面并且可以一个堆叠在另一个上并且每个可以包括沟道区域。所述多个纳米片可以彼此间隔开并且可以与鳍型有源区域的顶表面间隔开。栅极可以在交叉第一方向的第二方向上延伸。栅极可以围绕所述多个纳米片的每个的至少一部分。栅极可以包括主栅极部分和多个子栅极部分。主栅极部分可以在所述多个纳米片上。所述多个子栅极部分可以在所述多个纳米片与鳍型有源区域之间。所述多个子栅极部分可以包括在其表面和内部处具有不同组分的金属原子的单个金属层。附图说明专利技术构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：图1是根据专利技术构思的一些实施方式的半导体器件的平面布局图；图2是沿图1的线X-X'截取的剖视图；图3是沿图1的线Y-Y'截取的剖视图；图4是图2的区域IV的详细视图；图5A和图5B是图4的区域VA和VB的放大图；图6、图7A和图7B是依照根据专利技术构思的一些实施方式的半导体器件的栅极的深度的金属原子的金属原子组分(分数(fraction))的曲线图；图8至图16是示出根据专利技术构思的一些实施方式的制造半导体器件的方法的剖视图；图17是示出用于制造根据专利技术构思的一些实施方式的半导体器件的薄膜形成装置的示意图；图18是示出利用图17的薄膜形成装置制造根据专利技术构思的一些实施方式的半导体器件的栅极的方法的流程图；图19是用于说明源气体的注入次序的视图，该源气体用于利用图17的薄膜形成装置制造根据专利技术构思的一些实施方式的半导体器件的栅极；图20是示出当根据专利技术构思的一些实施方式的半导体器件的栅极利用图17的薄膜形成装置来制造时根据工艺气体的脉冲时间的电阻率变化的曲线图；以及图21是示出当根据专利技术构思的一些实施方式的半导体器件的栅极利用图17的薄膜形成装置来制造时根据栅极的厚度的功函数变化的曲线图。具体实施方式图1是根据专利技术构思的一些实施方式的半导体器件的平面布局图，图2是沿图1的线X-X'截取的剖视图。详细地，根据专利技术构思的一些实施方式的半导体器件100可以是集成电路半导体器件。根据专利技术构思的一些实施方式的半导体器件100可以包括多桥沟道场效应晶体管(FET)。半导体器件100可以是N沟道金属氧化物半导体(NMOS)或P沟道MOS(PMOS)。半导体器件100包括多个鳍型有源区域FA，多个鳍型有源区域FA从衬底102突出，在第一方向(X方向)上延伸并在第二方向(Y方向)上彼此间隔开期望的(和/或备选地预定的)距离。半导体器件100包括多个纳米片堆叠结构NSS，多个纳米片堆叠结构NSS面对多个鳍型有源区域FA的每个的顶表面104并且其间具有期望的(和/或备选地预定的)距离。第一方向(X方向)和第二方向(Y方向)可以彼此垂直。纳米片堆叠结构NSS在第一方向(X方向)和第二方向(Y方向)上彼此间隔开期望的(和/或备选地预定的)距离。用于限定鳍型有源区域FA的第一沟槽T1和用于限定器件区域DR的第二沟槽T2可以形成在衬底102中。鳍型有源区域FA的下侧壁可以由用于填充第一沟槽T1的浅沟槽隔离(STI)层114覆盖。STI层114可以包括共形地覆盖第一沟槽T1的内壁的沟槽绝缘衬垫114A以及在沟槽绝缘衬垫114A上从而填充第一沟槽T1的间隙填充绝缘层114B。第二沟槽T2可以由隔离层116填充。鳍型有源区域FA的水平、STI层114的顶表面的水平以及隔离层116的顶表面的水平可以彼此相同或相似。在一些实施方式中，用于填充第二沟槽T2的隔离层116可以包括硅氧化物层、硅氮化物层或其组合。在一些实施方式中，隔离层116和间隙填充绝缘层114B可以由相同的材料形成。多个栅极150可以形成在多个鳍型有源区域FA中，并且可以在交叉第一方向(X方向)的第二方向(Y方向)上延伸并在第一方向上彼此间隔开。多个栅极150的每个可以在鳍型有源区域FA的延伸方向(X方向)上具有如栅极结构空间(见图14和图15的SP6)的宽度W6的栅极长度。鳍型有源区域FA具有在第一水平LV1处的顶表面104。纳米片堆叠结构NSS与鳍型有源区域FA的顶表面104间隔开期望的(和/或备选地预定的)距离。纳米片堆叠结构NSS可以包括多个纳米片N1、N2和N3，多个纳米片N1、N2和N3在离衬底102比第一水平LV1高的第二水平LV2处平行于鳍型有源区域FA的顶表面104地彼此间隔开。在一些实施方式中，多个纳米片N1、N2和N3可以具有各种形状，例如可以变成纳米线。纳米片N1、N2和N3的每个可以具有几纳米尺寸的厚度。在一些实施方式中，多个纳米片堆叠结构NSS和多个栅极150形成在一个鳍型有源区域FA中，并且多个纳米片堆叠结构NSS在鳍型有源区域FA的延伸方向(X方向)上在一个鳍型有源区域FA中设置成一条线。然而，专利技术构思的实施方式不限于此。设置在一个鳍型有源区域FA中的纳米片堆叠结构NSS的数量不被特别限制。例如，也可以在一个鳍型有源区域FA中形成一个纳米片堆叠结构。构成纳米片堆叠结构NSS的纳米片N1、N2和N3在鳍型有源区域FA的顶表面104上一个接一个地顺序设置。在一些实施方式中，一个纳米片堆叠结构NSS包括三个纳米片N1、N2和N3。然而，专利技术构思的实施方式不限于此。例如，半导体器本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：衬底；在所述衬底中的有源区域；在所述衬底上的纳米片，所述纳米片与所述有源区域的顶表面间隔开，所述纳米片包括沟道区域；在所述纳米片上方或下方的栅极，所述栅极包括在其表面和内部处具有不同组分的金属原子的单个金属层；在所述纳米片与所述栅极之间的栅极绝缘层；以及在所述纳米片的两侧处在所述有源区域上的源极/漏极区域。

【技术特征摘要】
2017.09.13 KR 10-2017-01172291.一种半导体器件，包括：衬底；在所述衬底中的有源区域；在所述衬底上的纳米片，所述纳米片与所述有源区域的顶表面间隔开，所述纳米片包括沟道区域；在所述纳米片上方或下方的栅极，所述栅极包括在其表面和内部处具有不同组分的金属原子的单个金属层；在所述纳米片与所述栅极之间的栅极绝缘层；以及在所述纳米片的两侧处在所述有源区域上的源极/漏极区域。2.根据权利要求1所述的半导体器件，其中所述有源区域包括鳍型有源区域。3.根据权利要求1所述的半导体器件，其中所述栅极的所述单个金属层包括基础金属原子和组合到所述基础金属原子的组合金属原子，以及所述组合金属原子包括功函数调节金属原子。4.根据权利要求1所述的半导体器件，其中所述栅极的表面是所述单个金属层的顶部或所述单个金属层的底部，所述栅极的内部包括所述单个金属层的内部中间部分。5.根据权利要求4所述的半导体器件，其中所述栅极的所述单个金属层包括基础金属原子和组合到所述基础金属原子的组合金属原子，以及所述组合金属原子的组分从所述单个金属层的所述内部中间部分向所述单个金属层的所述顶部或所述单个金属层的所述底部减少。6.根据权利要求4所述的半导体器件，其中所述栅极的所述单个金属层包括基础金属原子和组合到所述基础金属原子的组合金属原子，以及所述组合金属原子的组分从所述单个金属层的所述底部向所述单个金属层的所述顶部或者从所述单个金属层的所述顶部向所述单个金属层的所述底部逐渐增加。7.根据权利要求1所述的半导体器件，还包括：在所述有源区域上的多个纳米片，其中所述多个纳米片包括所述纳米片，以及所述栅极在所述多个纳米片之间。8.根据权利要求7所述的半导体器件，其中所述栅极的所述单个金属层包括基础金属原子和组合到所述基础金属原子的组合金属原子，以及所述组合金属原子的组分从所述栅极绝缘层的前表面朝向所述栅极的中心改变以及从所述栅极绝缘层的后表面朝向所述栅极的所述中心改变。9.根据权利要求7所述的半导体器件，其中所述栅极的所述单个金属层包括基础金属原子和组合到所述基础金属原子的组合金属原子，以及所述组合金属原子的组分在所述栅极的厚度方向上远离所述栅极绝缘层的前表面改变或者远离所述栅极绝缘层的后表面改变。10.一种半导体器件，包括：包括有源区域的衬底；在所述衬底上的至少一个纳米片堆叠结构，所述至少一个纳米片堆叠结构与所述有源区域的顶表面间隔开，所述至少一个纳米片堆叠结构包括多个纳米片，每个纳米片包括沟道区域；覆盖所述至少一个纳米片堆叠结构的栅极，所述栅极包括在所述至少一个纳米片堆叠结构上的主栅极部分以及在所述多个纳米片的每个下面的子栅极部分，所述子栅极部分包括在其表面和内部具有不同组分的金属原子的单个金属层；在所述至少一个纳米片堆叠结构与所述栅极之间的栅极绝缘层；以及在所述有源区域中的源极/漏极区域，所述源极/漏...

【专利技术属性】
技术研发人员：李灿珩，罗勋奏，徐圣仁，宋珉宇，李炳训，李厚容，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR