半导体器件及其制备方法技术

本发明专利技术公开了一种半导体器件及其制备方法，所述半导体器件的制备方法包括：提供衬底，衬底包括第一区和第二区，第一区用于形成第一晶体管，第二区用于形成第二晶体管；第一区上形成有第一栅极，第二区上形成有第二栅极；在第一栅极和第二栅极的侧壁形成第一侧墙；对第一区进行离子注入，以在第一栅极两侧的衬底内形成第一晶体管的源漏区；在第一侧墙的侧壁形成第二侧墙；以及对第二区进行离子注入，以在第二栅极两侧的衬底内形成第二晶体管的源漏区，第一晶体管的源漏区与第一栅极的间距小于第二晶体管的源漏区与第二栅极的间距。本发明专利技术能够使同时带有NMOS晶体管和PMOS晶体管的半导体器件整体上达到最优化的器件性能。

Semiconductor devices and their preparation methods

The invention discloses a semiconductor device and a preparation method thereof. The preparation method of the semiconductor device includes: providing a substrate, the substrate comprises a first region and a second region, the first region for forming a first transistor, the second region for forming a second transistor, the first region for forming a first gate, the second region for forming a second gate, and the side wall shape of the first gate and the second gate. A first sidewall is formed; the first region is ion implanted to form the source and drain region of the first transistor in the substrates on both sides of the first gate; the second sidewall is formed on the side wall of the first sidewall; and the second region is ion implanted to form the source and drain region of the second transistor in the substrates on both sides of the second gate, with the distance between the source and drain region of the first transistor and the first gate less than that of the second crystal. The distance between the source and drain region of the tube and the second gate. The invention can make the semiconductor device with both NMOS transistor and PMOS transistor achieve the optimum device performance as a whole.

【技术实现步骤摘要】
半导体器件及其制备方法
本专利技术涉及集成电路制造
，特别是涉及一种半导体器件及其制备方法。
技术介绍
互补金属氧化物半导体场效应(CMOS)晶体管是组成集成电路的基本电子元件之一。CMOS晶体管通常由一个PMOS晶体管和NMOS晶体管组成，所述PMOS晶体管和NMOS晶体管包括源区(source)、漏区(drain)、栅极(gate)和衬底(substrate)，源区、漏区位于所述栅极结构两侧的衬底中，源区、漏区及两者之间的沟道区(channel)组成MOS晶体管的有效工作区，栅极设置在所述沟道区上方，相邻的晶体管的有源区一般通过隔离结构隔开。所述栅极结构一般包括堆叠设置的栅介质层以及栅电极，还包括设置于所述栅电极侧壁的侧墙(Spacer)。研究发现，在现有的CMOS晶体管中，NMOS和PMOS晶体管难以同时具有最佳性能。
技术实现思路
本专利技术的目的是提供一种半导体器件及其制备方法，用于解决半导体器件中的NMOS晶体管和PMOS晶体管难以同时达到最佳性能的问题。为了解决以上问题，本专利技术通过以下技术方案实现：一种半导体器件的制备方法，包括：提供一衬底，所述衬底包括第一区和第二区，所述第一区用于形成第一晶体管，所述第二区用于形成第二晶体管；所述第一区上形成有第一栅极，所述第二区上形成有第二栅极；在所述第一栅极和第二栅极的侧壁形成第一侧墙；对所述第一区进行离子注入，以在第一栅极两侧的衬底内形成第一晶体管的源漏区；至少在所述第二栅极的第一侧墙的侧壁形成第二侧墙；以及对所述第二区进行离子注入，以在第二栅极两侧的衬底内形成第二晶体管的源漏区，所述第一晶体管的源漏区与第一栅极的间距小于所述第二晶体管的源漏区与第二栅极的间距。进一步地，形成第一侧墙的步骤包括：在所述衬底上沉积第一侧墙介质层；以及通过自对准刻蚀工艺，刻蚀所述第一栅极顶部、第二栅极顶部以及衬底表面的第一侧墙介质层，以在所述第一栅极和第二栅极的侧壁分别形成所述第一侧墙。进一步地，形成第二侧墙的步骤包括：在所述衬底上沉积第二侧墙介质层；以及通过自对准刻蚀工艺，刻蚀所述第一栅极顶部、第二栅极顶部、第一侧墙顶部以及衬底表面的第二侧墙介质层，以在所述第一侧墙的侧壁形成所述第二侧墙；或者，在所述第二区上沉积第二侧墙介质层；以及通过自对准刻蚀工艺，刻蚀所述第二栅极顶部、第二栅极的第一侧墙顶部以及第二区的衬底表面的第二侧墙介质层，以在所述第二栅极的第一侧墙的侧壁形成所述第二侧墙。进一步地，形成第一晶体管源漏区的步骤包括：以所述第一侧墙作为第一掩膜层，对所述第一区进行离子注入，形成第一晶体管的源漏区；对所述衬底进行第一次退火处理。进一步地，形成第二晶体管源漏区的步骤还包括：以所述第一侧墙和第二侧墙作为第二掩膜层，对所述第二区进行离子注入，形成第二晶体管的源漏区；对所述衬底进行第二次退火处理。可选地，所述衬底上还形成有第一阱区、第二阱区、隔离结构以及栅介质层，所述第一阱区位于所述第一区内，所述第二阱区位于所述第二区内，所述隔离结构用于隔离相邻的两个阱区，所述栅介质层位于所述衬底上，所述第一栅极和第二栅极位于所述栅介质层上方。可选地，所述第一侧墙和/或第二侧墙的材料为二氧化硅、氮氧化硅或氮化硅中的一种，或者为二氧化硅、氮氧化硅或氮化硅的任意组合。可选地，所述第一晶体管为NMOS晶体管，所述第二晶体管为PMOS晶体管。另一方面，一种半导体器件，包括：衬底，所述衬底包括第一区和第二区，所述第一区用于形成第一晶体管，所述第二区用于形成第二晶体管；形成于所述第一区上的第一栅极；形成于所述第二区上的第二栅极；形成于所述第一栅极和第二栅极侧壁的第一侧墙；至少形成于所述第二栅极的第一侧墙侧壁的第二侧墙；形成于所述第一侧墙两侧的衬底内的第一晶体管的源漏区；以及形成于所述第二侧墙两侧的衬底内的第二晶体管的源漏区；其中，所述第一晶体管的源漏区与第一栅极的间距小于所述第二晶体管的源漏区与第二栅极的间距。可选地，还包括：第一阱区、第二阱区、隔离结构以及栅介质层，所述第一阱区位于所述第一区内，所述第二阱区位于所述第二区内，所述隔离结构用于隔离相邻的两个阱区，所述栅介质层位于所述衬底上，所述第一栅极和第二栅极位于所述栅介质层上方。本专利技术具有以下效果：本专利技术的第一晶体管的偏移间隔不等于第二晶体管偏移间隔，当第一晶体管为NMOS管，第二晶体管为PMOS管时，NMOS管的偏移间隔可以小于PMOS管的偏移间隔，满足了对于NMOS晶体管需要较小的偏移间隔的需求，使得CMOS晶体管中的NMOS晶体管能够显著提升器件的饱和电流，从而提升器件的运行速度；同时，上述PMOS晶体管的偏移间隔满足了对于CMOS晶体管中PMOS晶体管需要较大偏移间隔的要求，显著改善了短沟道效应的影响。从而使得CMOS晶体管或者同时带有NMOS晶体管和PMOS晶体管的半导体器件整体上达到最优化的器件性能。附图说明图1为本专利技术实施例提供的半导体器件的制备方法的流程示意图；图2a～2d为本专利技术实施例提供的半导体器件的制备过程中的器件剖面结构示意图。具体实施方式承如
技术介绍
所述，现有的CMOS晶体管诸如CMOS晶体管中，NMOS和PMOS晶体管难以同时发挥其最佳性能。经研究发现，这是因为目前的PMOS晶体管和NMOS晶体管的偏移间隔相同，这难以同时满足NMOS晶体管和PMOS晶体管的要求。具体的，现有的CMOS晶体管制作过程中，在NMOS晶体管和PMOS晶体管的栅极侧壁同时形成侧墙后，直接以栅极及侧墙作掩蔽，通过离子注入工艺在衬底的有源区中形成源区、漏区，所述侧墙的存在使得栅极的侧壁形成了一定的偏移间隔(即源区/漏区与栅极之间的间距)，所述侧墙的宽度越大，所形成的偏移间隔越大，换言之，侧墙的宽度限定了源区/漏区与栅极之间的间距(二者的水平距离)，也就限定了源区、漏区之间的宽度(即源漏结宽度)。进一步研究发现，不同类型的器件对于偏移间隔的需求不同，例如，对于NMOS晶体管来说，较小的偏移间隔能够显著提升器件的饱和电流，从而提升器件的运行速度；而对于PMOS晶体管来说，其运行速度的要求较NMOS晶体管低，采用较大的偏移间隔能够显著改善短沟道效应的影响。因此，对于同时包括不同晶体管(例如NMOS晶体管和PMOS晶体管)的CMOS晶体管而言，得到不同的偏移间隔可以提升CMOS晶体管的性能。基于上述研究，本专利技术提供一种半导体器件及其制备方法，在该CMOS晶体管中，第一晶体管(如NMOS晶体管)的第一偏移间隔小于第二晶体管(如PMOS晶体管)的第二偏移间隔，满足了第一晶体管(如NMOS晶体管)需要较窄的偏移间隔的需求，该第一偏移间隔能够提升器件的饱和电流，从而提升器件的运行速度，同时，第二晶体管(如PMOS晶体管)的偏移间隔相对较宽，改善了短沟道效应的影响，使得同时包含两类晶体管的半导体器件整体上达到最优化的性能。下面将参照附图对本专利技术进行更详细的描述，其中表示了本专利技术的优选一实施例，应该理解本领域技术人员可以修改在此描述的本专利技术而仍然实现本专利技术的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本专利技术的限制。为了清楚，不描述实际一实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本专利技术由于不必要的本文档来自技高网...

【技术保护点】
1.一种半导体器件的制备方法，其特征在于，包括：提供一衬底，所述衬底包括第一区和第二区，所述第一区用于形成第一晶体管，所述第二区用于形成第二晶体管；所述第一区上形成有第一栅极，所述第二区上形成有第二栅极；在所述第一栅极和第二栅极的侧壁形成第一侧墙；对所述第一区进行离子注入，以在第一栅极两侧的衬底内形成第一晶体管的源漏区；至少在所述第二栅极的第一侧墙的侧壁形成第二侧墙；以及对所述第二区进行离子注入，以在第二栅极两侧的衬底内形成第二晶体管的源漏区，所述第一晶体管的源漏区与第一栅极的间距小于所述第二晶体管的源漏区与第二栅极的间距。

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括：提供一衬底，所述衬底包括第一区和第二区，所述第一区用于形成第一晶体管，所述第二区用于形成第二晶体管；所述第一区上形成有第一栅极，所述第二区上形成有第二栅极；在所述第一栅极和第二栅极的侧壁形成第一侧墙；对所述第一区进行离子注入，以在第一栅极两侧的衬底内形成第一晶体管的源漏区；至少在所述第二栅极的第一侧墙的侧壁形成第二侧墙；以及对所述第二区进行离子注入，以在第二栅极两侧的衬底内形成第二晶体管的源漏区，所述第一晶体管的源漏区与第一栅极的间距小于所述第二晶体管的源漏区与第二栅极的间距。2.如权利要求1所述的半导体器件的制备方法，其特征在于，形成第一侧墙的步骤包括：在所述衬底上沉积第一侧墙介质层；以及通过自对准刻蚀工艺，刻蚀所述第一栅极顶部、第二栅极顶部以及衬底表面的第一侧墙介质层，以在所述第一栅极和第二栅极的侧壁分别形成所述第一侧墙。3.如权利要求1所述的半导体器件的制备方法，其特征在于，形成第二侧墙的步骤包括：在所述衬底上沉积第二侧墙介质层；以及通过自对准刻蚀工艺，刻蚀所述第一栅极顶部、第二栅极顶部、第一侧墙顶部以及衬底表面的第二侧墙介质层，以在所述第一侧墙的侧壁形成所述第二侧墙；或者，在所述第二区上沉积第二侧墙介质层；以及通过自对准刻蚀工艺，刻蚀所述第二栅极顶部、第二栅极的第一侧墙顶部以及第二区的衬底表面的第二侧墙介质层，以在所述第二栅极的第一侧墙的侧壁形成所述第二侧墙。4.如权利要求1所述的半导体器件的制备方法，其特征在于，形成第一晶体管源漏区的步骤包括：以所述第一侧墙作为第一掩膜层，对所述第一区进行离子注入，形成第一晶体管的源漏区；对所述衬底进行第一次退火处理。5.如权利要求1所述的半导体器件的制备方法，其特征在于，形成...

【专利技术属性】
技术研发人员：李漾，赵东光，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42