形成西格玛形状源极/漏极晶格的方法、设备及系统技术方案

本发明专利技术涉及形成西格玛形状源极/漏极晶格的方法、设备及系统，其揭示形成一西格玛形状源极/漏极晶格的方法、设备及系统中的至少一种。一鳍片形成在一半导体衬底上。一栅极区域形成在该鳍片的上方。在邻接该鳍片的底部的一源极区域以及一漏极区域中，一第一凹槽空腔形成于该源极区域中，以及一第二凹槽空腔形成于该漏极区域中。该第一凹槽空腔以及第二凹槽空腔包括相对于一垂直轴形成一角度的侧壁。该第一以及第二凹槽空腔的部分于该鳍片的下方延伸。于该第一凹槽空腔中，形成一第一稀土氧化物层，以及于该第二凹槽空腔中，形成一第二稀土氧化物层。

Method, Equipment and System for Forming Sigma-Shaped Source/Drain Lattices

The invention relates to a method, apparatus and system for forming a Sigma-shaped source/drain lattice, and discloses at least one method, apparatus and system for forming a Sigma-shaped source/drain lattice. A fin is formed on a half conductor substrate. A grid area is formed above the fin. In a source region and a drain region adjacent to the bottom of the fin, a first groove cavity is formed in the source region, and a second groove cavity is formed in the drain region. The first groove cavity and the second groove cavity comprise a side wall formed at an angle relative to a vertical axis. The first and second groove cavities extend below the fin. A first rare earth oxide layer is formed in the first groove cavity, and a second rare earth oxide layer is formed in the second groove cavity.

【技术实现步骤摘要】
形成西格玛形状源极/漏极晶格的方法、设备及系统
一般而言，本专利技术涉及复杂半导体装置的制造，更具体而言，涉及形成一西格玛(sigma)形状晶格于源极/漏极区域。
技术介绍
先进集成电路，(如CPU、存储装置、ASIC(专用集成电路)等)的制造，需要根据一指定的电路布局在一给定芯片区域中形成大量的电路元件。其中，所谓的氧化金属物场效应晶体管(MOSFET或FET)代表了基本决定了集成电路的形成的一种重要的电路元件。一FET是一种通常包括一源极区域、一漏极区域、位于该源极区域以及该漏极区域之间的一沟道区域，以及位于该沟道区域上方的一栅极电极的装置。与具有一平面结构的一平面型FET相比，有所谓的3D装置，例如一说明性的finFET装置，其为一三维结构。更具体而言，在一finFET中，形成一通常垂直放置的鳍状有源(active)区域，且一栅极电极包围该鳍状有源区域的两侧和该上表面以形成一三角结构，以便使用具有一三维结构而非一平面结构的一沟道。在某些情况下，一绝缘帽层，例如氮化硅，位于该鳍片的顶部，且该finFET装置仅具有一双栅结构。为了提高FET的工作速度，并在一集成电路装置上增加FET的密度，装置设计者多年来已大大将减小FET的物理尺寸。更具体而言，FET的该沟道长度已显著减小，此导致了FET的切换速度的提高。然而，一FET的沟道长度的减小也减小了源极区域以及漏极区域之间的距离。在某些情况下，该源极和该漏极之间的分隔距离的减少使得其难以有效地抑制该沟道的电势受到该漏极的电势的不利影响。这有时被称为短沟道效应，其中，作为一有源开关的该FET的特性被退化。在现代的finFET装置中，一电流泄露的问题可能会发生在源极/漏极区域之间。图1示出了现有技术的finFET装置的一程式化(stylized)描述。一装置100包括一衬底层105(例如，硅衬底、硅锗衬底等)。使用各种技术中的一种，一鳍片130形成于该衬底层105上。各鳍片130可以是一鳍片结构的一部分，该鳍片结构可包括鳍片130以及可沉积在鳍片130上的多个材料层。一栅极形成140可形成在该鳍片130的上方。该栅极形成包括一栅极多晶硅层142，以及一栅极帽层150形成在该栅极多晶硅层142的上方。该栅极形成140还包括一栅极间隔物160。位于该栅极形成140的下方邻近该鳍片130的是一源极区域132以及一漏极区域136。一源极EPI(epitaxial；外延)特征134可形成在该源极区域132中，以及一漏极EPI特征138可形成在该漏极区域136中。在大多数情况下，所谓的“穿通(punch-through)”效应可能发生在鳍片130的底部。该穿通效应指的是源极区域132以及漏极区域136之间的一电流，如箭头175所描绘。源极区域132以及漏极区域136之间的隔离问题会导致各种漏电流的问题。在典型的情况下，鳍片130的底部可以比鳍片130的顶部更宽。这种较厚的鳍片可导致一电流泄露路径在装置100的关断(OFF)状态下发展。此外，一衬底电流泄露路径可如箭头180所示发展。此路径可能导致源极/漏极区域以及衬底之间的电流泄露。围绕源极区域132以及漏极区域136的电流泄露问题可能导致导通(ON)状态下的源极/漏极(S/D)结泄露，导致装置100的性能劣化。这些电流泄露问题可能导致包括栅极控制等各种问题。本专利技术可解决和/或至少减少上述问题中的一个或多个问题。
技术实现思路
下面给出了本专利技术的一简化摘要，以便对本专利技术的一些方面提供基本的理解。本摘要不是对本专利技术的一详尽概述。其不打算标识本专利技术的关键或关键元件，或划定本专利技术的范围。其唯一目的是以简化形式提出一些概念，作为后续讨论的更详细描述的序言。一般而言，本专利技术涉及形成一西格玛形状源极/漏极晶格的各种方法、设备及系统。一鳍片形成在一半导体衬底上。一栅极区域形成在该鳍片的上方。在邻接该鳍片的底部的一源极区域以及一漏极区域中，一第一凹槽空腔形成于该源极区域中，且一第二凹槽空腔形成于该漏极区域中。该第一凹槽空腔以及第二凹槽空腔包括相对于一垂直轴形成一角度的侧壁。该第一凹槽空腔以及第二凹槽空腔的部分于该鳍片的下方延伸。于该第一凹槽空腔中，形成一第一稀土氧化物层，以及于该第二凹槽空腔中，形成一第二稀土氧化物层。附图说明本专利技术可参考下述结合附图的描述来理解，其中，类似的参考数字标识类似的元件，且其中：图1示出了现有技术的finFET装置的一程式化横截面图；图2为根据本文的各种实施例所示的关于一鳍片以及一栅极区域处理的一finFET装置的一横截面图的一程式化描述；图3为根据本文的各种实施例所示的关于移除该S/D区域的一部分的一finFET装置的一横截面图的一程式化描述；图4为根据本文的各种实施例所示的关于一间隔件沉积工艺的一finFET装置的一横截面图的一程式化描述；图5为本文的各种实施例所示的关于一间隔件蚀刻工艺的一finFET装置的一横截面图的一程式化描述；图6为根据本文的各种实施例所示的关于一西格玛形状凹槽的一finFET装置的一横截面图的一程式化描述；图7为根据本文的各种实施例所示的垂直于图6的横截面图的一横截面图的一程式化描述；图8为根据文本的各种实施例所示的关于一REO氧化物沉积工艺的一横截面图的一程式化描述；图9为根据本文的各种实施例所示的关于一牺牲间隔件移除工艺的一横截面图的一程式化描述；图10为根据本文的各种实施例所示的关于一EPI特征间隔件移除工艺的一横截面图的一程式化描述；图11为根据本文的各种实施例所示的垂直于图10的横截面图的一横截面图的一程式化描述；图12为根据本文的各种实施例所示的形成包括位于EPI特征下方的一REO层以减少漏电流的一装置的方法的一流程图描述；以及图13为根据本文的各种实施例所示的制造包括一集成电路的一半导体装置的一系统的一程式化描述。虽然本文所揭示的主题容易受到各种修改和替代形式的影响，但在图式中例举性说明了具体的实施例，并在本文中进行了详细描述。然而，应该了解的是，本文中的具体实施例的描述并非旨在将本专利技术限制于所揭示的特定形式，相反，其旨在涵盖由附加权利要求所定义的本专利技术的精神和范围内的所有修改、等价物和替代物。主要组件符号说明100装置105衬底层130鳍片132源极区域134源极EPI(外延)特征136漏极区域138漏极EPI(外延)特征140栅极形成142栅极多晶硅层150栅极帽层160栅极间隔件175，180箭头200装置或集成电路装置205衬底230鳍片232，234凹槽或区域240EG氧化物250栅极区域255栅极多晶硅区域260低k介电间隔件270氮化物硬掩膜(HM)层332源极区域空隙334漏极区域空隙410间隔件610a，610b凹槽区域612a，612b侧壁620切割线710浅沟槽隔离(STI)区域715西格玛(形状)区域810a，810bREO氧化物特征或REO(稀土氧化物)层1010a，1010bEPI(外延)特征1050I穿通1060I衬底1070切割线1110圆圈1120中心鳍片区域1210至1290步骤1300系统1310半导体(装置)处理系统1315集成电路或装置1320处理控制器1340集成电路设计单元1350传送机构。具体实施方式下面描述本发本文档来自技高网...

【技术保护点】
1.一种方法，其特征在于，包括：形成一鳍片于一半导体衬底上；形成一栅极区域于该鳍片的上方；在邻接该鳍片的底部的一源极区域以及一漏极区域中，形成一第一凹槽空腔于该源极区域中以及一第二凹槽空腔于该漏极区域中，该第一凹槽空腔以及第二凹槽空腔包括相对于一垂直轴形成一角度的侧壁，其中，该第一凹槽空腔以及第二凹槽空腔的部分在该鳍片的下方延伸；以及形成一第一稀土氧化物层于该第一凹槽空腔中以及一第二稀土氧化物层于该第二凹槽空腔中。

【技术特征摘要】
2017.09.12 US 15/702,2781.一种方法，其特征在于，包括：形成一鳍片于一半导体衬底上；形成一栅极区域于该鳍片的上方；在邻接该鳍片的底部的一源极区域以及一漏极区域中，形成一第一凹槽空腔于该源极区域中以及一第二凹槽空腔于该漏极区域中，该第一凹槽空腔以及第二凹槽空腔包括相对于一垂直轴形成一角度的侧壁，其中，该第一凹槽空腔以及第二凹槽空腔的部分在该鳍片的下方延伸；以及形成一第一稀土氧化物层于该第一凹槽空腔中以及一第二稀土氧化物层于该第二凹槽空腔中。2.根据权利要求1所述的方法，其特征在于，该方法还包括：形成一第一外延(EPI)特征于该第一稀土氧化物层的上方，以及一第二EPI特征于该第二稀土氧化物层的上方；移除该源极区域中的一衬底材料的一部分以形成该第一凹槽空腔；以及移除该漏极区域中的一衬底材料的一部分以形成该第二凹槽空腔。3.根据权利要求2所述的方法，其特征在于：形成该第一EPI特征包括从该第一稀土氧化物层的该表面以及邻接该源极区域的该鳍片的一部分中的至少一者生长一EPI结构；以及形成该第二EPI特征包括从该第二稀土氧化物层的该表面以及邻接该漏极区域的该鳍片的一部分中的至少一者生长该一EPI结构。4.根据权利要求1所述的方法，其特征在于，形成该第一凹槽空腔以及第二凹槽空腔包括形成一西格玛(sigma)形状空腔，其中，该西格玛形状空腔在该鳍片的下方延伸。5.根据权利要求4所述的方法，其特征在于，形成该西格玛形状空腔包括基于晶体Si-(111)材料执行一四甲基铵-羟化氢(TMAH)刻蚀工艺。6.根据权利要求4所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括沉积一稀土氧化物材料于该西格玛形状空腔中。7.根据权利要求1所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括通过用以稀土氧化物材料替换一衬底材料区域以减小该鳍片以及该半导体衬底之间的该衬底材料区域，而减小该鳍片下方的该漏极区域以及该源极区域之间的漏电流，或该源极/漏极区域以及该半导体衬底之间的漏电流中的至少一者。8.根据权利要求1所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括：形成一间隔件于该栅极区域附近；形成用于形成该第一凹槽空腔以及第二凹槽空腔的一西格玛形状凹槽；沉积一稀土氧化物材料于该西格玛形状空腔中；以及在形成该第一稀土氧化物层以及第二稀土氧化物层之后，移除该间隔件。9.根据权利要求1所述的方法，其特征在于，形成该第一稀土氧化物层以及第二稀土氧化物层包括将该第一稀土氧化物层以及第二稀土氧化物层至足以基本防止由该第一EPI特征以及第二EPI特征至该半导体衬底的电流泄露流的一高度。10.一种方法，其特征在于，该方法包括：形成邻接一源极区域以...

【专利技术属性】
技术研发人员：吴旭昇，宇宏，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY