静电保护电路制造技术

本发明专利技术公开一种静电保护电路，其包含有：一P型二极管、一N型二极管以及一箝位电路。该P型二极管包含有：一P型半导体基底；一N井；一第一N+扩散区域，设置于该N井中；一P+扩散区域，设置于该第一N+扩散区域的周围；以及一第二N+扩散区域，设置于该P+扩散区域的周围。该N型二极管包含有：一P型半导体基底；一第一P+扩散区域，设置于该N型二极管的该P型半导体基底中；一N+扩散区域，设置于该第一P+扩散区域的周围；以及一第二P+扩散区域，设置于该N+扩散区域的周围。

Electrostatic Protection Circuit

The invention discloses an electrostatic protection circuit, which comprises a P-type diode, a N-type diode and a clamping circuit. The P-type diode includes: a P-type semiconductor substrate; a N well; a first N+diffusion region located in the N well; a P+diffusion region located around the first N+diffusion region; and a second N+diffusion region located around the P+diffusion region. The N-type diode includes: a P-type semiconductor substrate; a first P+diffusion region located in the P-type semiconductor substrate of the N-type diode; an N+diffusion region located around the first P+diffusion region; and a second P+diffusion region located around the N+diffusion region.

【技术实现步骤摘要】
静电保护电路
本专利技术涉及一种静电保护电路，特别涉及一种具有创新二极管架构的静电保护电路，可以在不增加面积的条件下具有更好的静电保护功能以及比较低的寄生电容。
技术介绍
图1所示出的为传统的一静电保护电路100的简化示意图，图2所示出的为图1的一静电保护电路100中的一N型二极管的俯视与剖面示意图。如图1所示，静电保护电路100包含有：一P型二极管110，耦接于一电源端Power与一输出入端I/O；一N型二极管120，耦接于一接地端GND与一输出入端I/O；以及一箝位电路130，并联于P型二极管110与N型二极管120。如图2所示，N型二极管120包含有：一P型半导体基底122、一N+扩散区域124以及一P+扩散区域126。N+扩散区域124设置于P型半导体基底122中，并且耦接于输出入端I/O。P+扩散区域126设置于N+扩散区域124的周围，并且耦接于接地端GND。因此，传统的静电保护电路100只能使电流从P+扩散区域126往N+扩散区域124流，也就是只有一条路径，所以传统的静电保护电路100如果要得到较好的静电保护功能，就必须等比例加大N型二极管120的整体面积，但面积加大之后，寄生电容会跟着增加，这样对高速的应用影响很大。同样地，P型二极管110也跟N型二极管120有类似的结构，所以也会造成相同的问题。
技术实现思路
有鉴于此，本专利技术的目的之一在于提供一种具有创新二极管架构的静电保护电路，可以在不增加面积的条件下具有更好的静电保护功能以及比较低的寄生电容，以解决上述的问题。依据本专利技术的权利要求，其公开一种静电保护电路，其包含有：一P型二极管，耦接于一电源端与一输出入端；一N型二极管，耦接于一接地端与一输出入端；以及一箝位电路，并联于该P型二极管与该N型二极管。该P型二极管包含有：一P型半导体基底；一N井(N-well)，设置于该P型半导体基底中；一第一N+扩散区域，设置于该N井中，耦接于该电源端；一P+扩散区域，设置于该第一N+扩散区域的周围，耦接于该输出入端；以及一第二N+扩散区域，设置于该P+扩散区域的周围，耦接于该电源端；该N型二极管包含有：一P型半导体基底；一第一P+扩散区域，设置于该N型二极管的该P型半导体基底中，耦接于该接地端；一N+扩散区域，设置于该第一P+扩散区域的周围，耦接于该输出入端；以及一第二P+扩散区域，设置于该N+扩散区域的周围，耦接于该接地端。综上所述，本专利技术提供一种具有创新二极管架构的静电保护电路，可以在不增加面积的条件下具有更好的静电保护功能以及比较低的寄生电容，进而有利于高速的应用。附图说明图1所示出的为传统的一静电保护电路的简化示意图。图2所示出的为图1的一静电保护电路中的一N型二极管的俯视与剖面示意图。图3所示出的为依据本专利技术的一实施例的一静电保护电路的简化示意图。图4所示出的为图3的静电保护电路中的一P型二极管的俯视与剖面示意图。图5所示出的为图3的一静电保护电路中的一N型二极管的俯视与剖面示意图。图6所示出的为图4的P型二极管的另一实施例的俯视与剖面示意图。图7所示出的为图5的一N型二极管的另一实施例的俯视与剖面示意图。附图标记说明：100：静电保护电路110：P型二极管120：N型二极管122：P型半导体基底124：N+扩散区域126：P+扩散区域124：N+扩散区域130：箝位电路200：静电保护电路210：P型二极管220：N型二极管212：P型半导体基底214：N井215：第一N+扩散区域216：P+扩散区域217：第二N+扩散区域222：P型半导体基底225：第一P+扩散区域226：N+扩散区域227：第二P+扩散区域230：箝位电路232：深N井240：P井242：深N井Power：电源端I/O：输出入端GND：接地端具体实施方式在本说明书以及权利要求当中使用了某些词汇来指称特定的元件，而所属领域中技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件，本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则，在通篇说明书及权利要求当中所提及的「包含有」为一开放式的用语，故应解释成「包含有但不限定于」，此外，「耦接」一词在此是包含有任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可以直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。请参考第3-5图，图3所示出的为依据本专利技术的一实施例的一静电保护电路200的简化示意图，图4所示出的为图3的静电保护电路200中的一P型二极管的俯视与剖面示意图，图5所示出的为图3的一静电保护电路200中的一N型二极管的俯视与剖面示意图。如图3所示，静电保护电路200包含有：一P型二极管210，耦接于一电源端Power与一输出入端I/O；一N型二极管220，耦接于一接地端GND与一输出入端I/O；以及一箝位电路230，并联于P型二极管210与N型二极管220。如图4所示，P型二极管210包含有：一P型半导体基底212、一N井(N-well)214、一第一N+扩散区域215、一P+扩散区域216以及一第二N+扩散区域217。N井214设置于P型半导体基底212中；第一N+扩散区域215设置于N井214中，并且耦接于电源端Power。P+扩散区域216设置于第一N+扩散区域215的周围，并且耦接于输出入端I/O。第二N+扩散区域217设置于P+扩散区域216的周围，并且耦接于电源端Power；如此一来，本专利技术可使电流从P+扩散区域216分别往第一N+扩散区域215以及第二N+扩散区域217流，由于比传统P型二极管架构多了一条路径，所以本专利技术的P型二极管210可以得到较好的静电保护功能，并且P+扩散区域216的面积比传统P型二极管架构中的P+扩散区域小，所以本专利技术的P型二极管210的寄生电容也会有比较小。如图5所示，N型二极管220包含有：一P型半导体基底222、一第一P+扩散区域225、一N+扩散区域226以及一第二P+扩散区域227。第一P+扩散区域225设置于P型半导体基底222中，并且耦接于接地端GND。N+扩散区域226设置于第一P+扩散区域225的周围，并且耦接于输出入端I/O。第二P+扩散区域227设置于N+扩散区域226的周围，并且耦接于接地端GND。如此一来，本专利技术可使电流分别从第一P+扩散区域225以及第二P+扩散区域227往N+扩散区域226流，由于比传统N型二极管架构多了一条路径，所以本专利技术的N型二极管220也可以得到较好的静电保护功能，并且N+扩散区域226的面积比传统N型二极管架构中的N+扩散区域小，所以本专利技术的P型二极管210的寄生电容也会有比较小。此外，在此请注意，上述的实施例仅作为本专利技术的举例说明，而不是本专利技术的限制条件，举例来说，P型二极管210的第一N+扩散区域215、P+扩散区域216以及第二N+扩散区域217的形状与数量可以依据不同的设计需求而改变。同样地，N型二极管220的第一P+扩散区域225、N+扩散区域226以及第二P+扩散区域227的形状与数量也可以依据不同的设计需求而改变。此外，在本专利技术另一实施例中，图4的P型二极管210的N井214可以设本文档来自技高网...

【技术保护点】
1.一种静电保护电路，包含有：一P型二极管，耦接于一电源端与一输出入端，包含有：一P型半导体基底；一N井，设置于该P型半导体基底中；一第一N+扩散区域，设置于该N井中，耦接于该电源端；一P+扩散区域，设置于该第一N+扩散区域的周围，耦接于该输出入端；以及一第二N+扩散区域，设置于该P+扩散区域的周围，耦接于该电源端；一N型二极管，耦接于一接地端与该输出入端，包含有：一P型半导体基底；一第一P+扩散区域，设置于该N型二极管的该P型半导体基底中，耦接于该接地端；一N+扩散区域，设置于该第一P+扩散区域的周围，耦接于该输出入端；以及一第二P+扩散区域，设置于该N+扩散区域的周围，耦接于该接地端；以及一箝位电路，并联于该P型二极管与该N型二极管。

【技术特征摘要】
1.一种静电保护电路，包含有：一P型二极管，耦接于一电源端与一输出入端，包含有：一P型半导体基底；一N井，设置于该P型半导体基底中；一第一N+扩散区域，设置于该N井中，耦接于该电源端；一P+扩散区域，设置于该第一N+扩散区域的周围，耦接于该输出入端；以及一第二N+扩散区域，设置于该P+扩散区域的周围，耦接于该电源端；一N型二极管，耦接于一接地端与该输出入端，包含有：一P型半导体基底；一第一P+扩散区域，设置于该N型二极管的该P型半导体基底中，耦接于该接地端；一N+扩散区域，设置于该第一P+扩散区域的周围，耦接于该输出入端；以及一第二P+扩散区域，设置于该N+扩散区域的周围，耦接于该接地端；以及一箝位电路，并联于该P型二极管与该N...

【专利技术属性】
技术研发人员：陈鸿毅，蔡青霖，陈俞均，郑嘉士，周北翔，陈明扬，
申请(专利权)人：奇景光电股份有限公司，
类型：发明
国别省市：中国台湾,71