静电放电晶体管阵列装置制造方法及图纸

本发明专利技术公开了一种静电放电晶体管阵列装置，涉及半导体技术领域。该静电放电晶体管阵列装置包括：半导体衬底，该半导体衬底包括：半导体层、在该半导体层上的掺杂区域和衬底接触区，其中该掺杂区域与该衬底接触区隔离开，该衬底接触区至少包括分别在该掺杂区域两侧的第一接触区部分；在该掺杂区域之上的平行排列的多个栅极，该多个栅极的延伸方向与该第一接触区部分的延伸方向平行；以及在每个栅极上沿着该栅极的延伸方向设置的耗散层接触件，其中，该耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小。本发明专利技术可以使得ESD晶体管阵列装置均匀地散热。

Electrostatic Discharge Transistor Array Device

The invention discloses an electrostatic discharge transistor array device, which relates to the field of semiconductor technology. The electrostatic discharge transistor array device comprises a semiconductor substrate, which comprises a semiconductor layer, a doping area on the semiconductor layer and a substrate contact area, wherein the doping area is separated from the substrate contact area, and the substrate contact area comprises at least a first contact area on both sides of the doping area, and a plurality of parallel arranged areas on the doping area. The extended direction of the multiple gates is parallel to the extended direction of the first contact area part, and the dissipative layer contacts arranged along the extended direction of the gate on each gate, in which the density of the dissipative layer contacts decreases with the decrease of the distance between the gate where the dissipative layer contacts are located and the first contact area part on the corresponding side. The invention can make the ESD transistor array device uniformly heat dissipation.

【技术实现步骤摘要】
静电放电晶体管阵列装置
本专利技术涉及半导体
，特别涉及一种静电放电(Electro-StaticDischarge，简称为ESD)晶体管阵列装置。
技术介绍
在FinFET(FinField-EffectTransistor，鳍式场效应晶体管)类型的ESD器件中，散热能力是关系到器件性能的一个关键因素。通常，散热越多，ESD的性能越好。目前，研究发现，鳍片(Fin)越窄越不容易散热，从而导致ESD性能越差。但是，在体硅衬底上形成锥形的鳍片更容易散热，因此，这可以提高ESD器件的性能。目前，可以使用在Fin上制造的GGNMOS(Gate-groundedN-channelMetalOxideSemiconductor，栅极接地N型沟道金属氧化物半导体)阵列装置作为ESD晶体管阵列装置。图1A是示意性地示出现有技术中的ESD晶体管阵列装置的俯视图。该图1A所示的ESD晶体管阵列装置例如可以为GGNMOS晶体管阵列装置。该ESD晶体管阵列装置包括：在硅衬底上的有源区域11和衬底接触区12，该有源区域11与该衬底接触区12被STI(ShallowTrenchIsolation，浅沟槽隔离)隔离开。该ESD晶体管阵列装置还包括：在有源区域之上的多个栅极13和分别在每个栅极两侧的多个源极接触件141和多个漏极接触件142，每个源极接触件的下面形成有源极，每个漏极接触件的下面形成有漏极。这里，每个虚线框内可以表示一个ESD晶体管(例如GGNMOS晶体管)器件，例如，图1A中示出了在阵列边缘的ESD晶体管101和在阵列中间区域的ESD晶体管102。例如，该ESD晶体管102的栅极与有源区左侧的衬底掺杂区12的距离最大，可以为dmax。图1B是示意性地示出现有技术中ESD晶体管阵列装置的电路结构图。该图1B所示的电路结构对应了图1A所示的ESD晶体管阵列装置。该图1B中示出了该阵列的各个ESD晶体管均为GGNMOS晶体管器件，即每个NMOS晶体管的栅极均接地。该NMOS晶体管有一个横向寄生的n-p-n(源极-p型衬底–漏极)晶体管(即三极管)。各个NMOS晶体管的源极均接地，漏极均连接到输出焊盘(OutputPad)15。在正常工作情况下，NMOS晶体管不会导通。当ESD发生时，漏极和衬底的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极吸收，其余的流过衬底。由于衬底电阻Rsub的存在，使衬底电压提高。当衬底和源极之间的PN结正偏时，电子就从源极发射进入衬底。这些电子在源漏之间的电场的作用下被加速，产生电子、空穴的碰撞电离，从而形成更多的电子空穴对，使流过n-p-n晶体管的电流不断增加，最终使NMOS晶体管发生二次击穿，此时的击穿不再可逆，则NMOS管损坏。图1C是示出测试现有的ESD晶体管阵列装置的I-V曲线图。其中，Vt1为衬底和源极之间的PN结正偏且寄生的三极管开启时的电压，Vt2是NMOS晶体管发生二次击穿时的电压。在图1C中，1×50、2×50和12×50分别表示阵列装置的器件个数。这里，ESD晶体管阵列装置能够均匀工作的条件是：每个NMOS晶体管的电压都要达到Vt1，而且保证在每个NMOS晶体管达到Vt1之前没有NMOS晶体管的电压达到Vt2。否则，如果有某个NMOS晶体管的电压达到Vt2，则会导致器件损坏。研究发现，处在ESD晶体管阵列装置中间区域的器件(例如图1A所示的ESD晶体管102)最容易导通，而器件导通后产生热量，而这些器件的散热不好，导致许多热量被局域在阵列的中间区域，导致在中间区域的器件的电压更容易快速达到Vt2，此时在阵列边缘上的器件可能还没有开启，从而使得阵列装置工作的均匀性不好，影响阵列装置的性能。
技术实现思路
本专利技术的专利技术人发现，现有的ESD晶体管阵列装置在工作过程中，其晶体管器件产生的许多热量容易被局域在阵列的中间区域，从而影响阵列装置的性能。本专利技术需要解决的一个技术问题是：提供一种ESD晶体管阵列装置，使得该阵列装置在工作过程中能够均匀地散热。根据本专利技术的第一方面，提供了一种静电放电ESD晶体管阵列装置，包括：半导体衬底，所述半导体衬底包括：半导体层、在所述半导体层上的掺杂区域和衬底接触区，其中所述掺杂区域与所述衬底接触区隔离开，所述衬底接触区至少包括分别在所述掺杂区域两侧的第一接触区部分；在所述掺杂区域之上的平行排列的多个栅极，所述多个栅极的延伸方向与所述第一接触区部分的延伸方向平行；以及在每个栅极上沿着所述栅极的延伸方向设置的耗散层接触件，其中，所述耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的所述第一接触区部分的距离的减小而减小。在一个实施例中，在每个所述栅极上设置一条耗散层接触件或者设置平行排列的多条耗散层接触件。在一个实施例中，在每个所述栅极上所设置的每一条耗散层接触件包括多个接触件段；其中，在每个所述栅极上所设置的所述多个接触件段的数量随着该多个接触件段所在的栅极到相应侧的所述第一接触区部分的距离的减小而减少。在一个实施例中，在与所述相应侧的第一接触区部分的距离最远的栅极上所设置的每条耗散层接触件的所述多个接触件段为一体连接的。在一个实施例中，在与所述相应侧的第一接触区部分的距离非最远的每个栅极上所设置的每条耗散层接触件的所述多个接触件段为互相间隔开的。在一个实施例中，所述耗散层接触件处于悬置状态。在一个实施例中，所述耗散层接触件的材料包括钨。在一个实施例中，所述ESD晶体管阵列装置还包括：在所述掺杂区域中且分别在每个所述栅极两侧的沿着所述栅极的延伸方向排列的至少一个源极和至少一个漏极。在一个实施例中，在相邻的所述栅极之间的源极或漏极为所述相邻的栅极所共用的源极或漏极。在一个实施例中，所述ESD晶体管阵列装置还包括：在每个所述源极上的源极接触件和在每个漏极上的漏极接触件。在一个实施例中，所述衬底接触区还包括：与所述第一接触区部分的延伸方向相交的第二接触区部分；其中，所述第一接触区部分和所述第二接触区部分一起包围所述掺杂区域。在一个实施例中，所述ESD晶体管阵列装置还包括：将所述掺杂区域与所述衬底接触区隔离开的沟槽隔离部。在一个实施例中，所述掺杂区域为有源区域；所述掺杂区域包括：在所述半导体层上的多个间隔开的被掺杂的半导体鳍片；其中，每个所述栅极横跨在至少一个所述半导体鳍片上。在一个实施例中，所述ESD晶体管阵列装置包括多个ESD晶体管；其中，每个所述栅极和在该栅极两侧的每个所述源极和漏极作为每个所述ESD晶体管的栅极、源极和漏极，所述ESD晶体管为GGNMOS晶体管。在本专利技术上述实施例的ESD晶体管阵列装置中，通过在ESD晶体管阵列装置的各个栅极上设置耗散层接触件，并且该耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的第一接触区部分的距离的减小而减小，从而使得在ESD晶体管阵列装置的中间区域的耗散层接触件的密度最大，并且越靠近第一接触区部分，其密度越小，这样有利于使得被局域在中间区域的热量被散掉得更多，而处在边缘的器件被影响较小，从而使得整个ESD晶体管阵列装置能够均匀地散热，进而使得整个ESD晶体管阵列能够均匀地工作。通过以下参照附图对本专利技术的示例性实施例的详细描述，本专利技术的其它特征及其优点将会变得清楚。附图说明构本文档来自技高网...

【技术保护点】
1.一种静电放电ESD晶体管阵列装置，其特征在于，包括：半导体衬底，所述半导体衬底包括：半导体层、在所述半导体层上的掺杂区域和衬底接触区，其中所述掺杂区域与所述衬底接触区隔离开，所述衬底接触区至少包括分别在所述掺杂区域两侧的第一接触区部分；在所述掺杂区域之上的平行排列的多个栅极，所述多个栅极的延伸方向与所述第一接触区部分的延伸方向平行；以及在每个栅极上沿着所述栅极的延伸方向设置的耗散层接触件，其中，所述耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的所述第一接触区部分的距离的减小而减小。

【技术特征摘要】
1.一种静电放电ESD晶体管阵列装置，其特征在于，包括：半导体衬底，所述半导体衬底包括：半导体层、在所述半导体层上的掺杂区域和衬底接触区，其中所述掺杂区域与所述衬底接触区隔离开，所述衬底接触区至少包括分别在所述掺杂区域两侧的第一接触区部分；在所述掺杂区域之上的平行排列的多个栅极，所述多个栅极的延伸方向与所述第一接触区部分的延伸方向平行；以及在每个栅极上沿着所述栅极的延伸方向设置的耗散层接触件，其中，所述耗散层接触件的密度随着该耗散层接触件所在的栅极到相应侧的所述第一接触区部分的距离的减小而减小。2.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，在每个所述栅极上设置一条耗散层接触件或者设置平行排列的多条耗散层接触件。3.根据权利要求2所述的ESD晶体管阵列装置，其特征在于，在每个所述栅极上所设置的每一条耗散层接触件包括多个接触件段；其中，在每个所述栅极上所设置的所述多个接触件段的数量随着该多个接触件段所在的栅极到相应侧的所述第一接触区部分的距离的减小而减少。4.根据权利要求3所述的ESD晶体管阵列装置，其特征在于，在与所述相应侧的第一接触区部分的距离最远的栅极上所设置的每条耗散层接触件的所述多个接触件段为一体连接的。5.根据权利要求3所述的ESD晶体管阵列装置，其特征在于，在与所述相应侧的第一接触区部分的距离非最远的每个栅极上所设置的每条耗散层接触件的所述多个接触件段为互相间隔开的。6.根据权利要求1所述的ESD晶体管阵列装置，其特征在于，所述耗散层接触件处于悬置状态...

【专利技术属性】
技术研发人员：冯军宏，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31