包含诱饵结构的集成电路制造技术

本公开涉及包含诱饵结构的集成电路。一种集成电路包括衬底、互连部分、和位于衬底与互连部分之间的隔离区域。诱饵结构位于隔离区域内，并且包括与衬底电隔离的硅化区段。

【技术实现步骤摘要】
包含诱饵结构的集成电路优先权声明本申请要求于2017年7月21日提交的专利号为1756939的法国申请的优先权权益，该申请的内容在法律允许的最大程度下以引用的方式全部并入本文。
本专利技术涉及集成电路，并且更具体地，涉及包括一个或多个诱饵(decoy)结构的集成电路，诱饵结构即为：在使用例如扫描电子显微镜(SEM)从上方查看的图像中，具有特定组件(诸如传统晶体管)的外观、但实际上充当另一组件(例如，电阻器、或者不工作或总是闭合或总是断开的晶体管)的结构。
技术介绍
需要将一个或多个诱饵结构包括到集成电路中，尤其是为了使电路的逆向工程设计甚至更难。
技术实现思路
因此，根据一个应用和实施例，提出了一种集成电路，其诱饵结构也易于构建并且对邻近的组件影响很小或者没有影响。根据一个方面，提出了一种集成电路，其包含衬底、互连部分(本领域的技术人员更常称为首字母缩略词BEOL(后段制程)、和位于衬底与互连部分之间的隔离区域，该隔离区域包括氮化物层(例如，本领域的技术人员更常称为英文首字母缩略词CESL(接触蚀刻停止层))，该氮化物层被介电层覆于顶上，本领域的技术人员也将该介电层称为首字母缩略词PMD本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：衬底；互连部分；隔离区域，位于所述衬底与所述互连部分之间；以及至少一个诱饵结构，位于所述隔离区域内，并且包括通过第一隔离层与所述衬底电隔离的硅化区段。

【技术特征摘要】
2017.07.21 FR 17569391.一种集成电路，包括：衬底；互连部分；隔离区域，位于所述衬底与所述互连部分之间；以及至少一个诱饵结构，位于所述隔离区域内，并且包括通过第一隔离层与所述衬底电隔离的硅化区段。2.根据权利要求1所述的集成电路，其中所述硅化区段完全覆盖所述第一隔离层，使得所述第一隔离层通过所述隔离区域不可见。3.根据权利要求1所述的集成电路，其中所述第一隔离层与所述衬底直接接触，并且所述硅化区段与所述第一隔离层直接接触。4.根据权利要求1所述的集成电路，其中所述衬底包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且所述诱饵结构包括所述硅化区段、所述第一隔离层以及第一导电接触，所述第一隔离层将所述硅化区段与第一衬底区分开，所述第一导电接触具有与所述硅化区段接触的第一端和电耦合至所述互连部分的第二端。5.根据权利要求4所述的集成电路，其中所述诱饵结构包括：MOS晶体管的隔离栅极区域，所述MOS晶体管具有位于所述衬底的有源区中的源极区域和漏极区域，所述源极区域包括所述第一衬底区，并且所述漏极区域包括硅化区；以及至少第二导电接触，所述第二导电接触穿过所述隔离区域，并且电耦合至所述漏极区域和所述互连部分，所述第一导电接触和所述第二导电接触的横截面在公差内相同。6.根据权利要求4所述的集成电路，其中所述第一衬底区由第一隔离域包围，具有上表面，并且在与所述上表面相对的侧上耦合至所述衬底位于所述第一隔离域下方的底层部分，所述第一隔离层位于所述第一衬底区的整个所述上表面上方，并且所述硅化区段包括位于整个所述第一隔离层上方的金属硅化物层。7.根据权利要求1所述的集成电路，其中所述衬底具有上表面，并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且所述诱饵结构包括在第二衬底区上方的：第一栅极区域，具有第一中心区和第一突出部，所述第一突出部具有至少第一硅化部分，所述第一硅化部分形成所述硅化区段，并且平行于所述第二衬底区的所述上表面、朝着该第二衬底区的硅化部、从所述第一中心区伸出；以及第二隔离层，位于所述第一栅极区域与所述第二衬底区的所述上表面之间；其中所述诱饵结构包括：第三导电接触，所述第三导电接触穿过所述隔离区域，具有第一端和第二端，所述第一端同时与所述硅化区段和所述第二衬底区的所述硅化部接触，所述第二端电耦合至所述互连部分。8.根据权利要求7所述的集成电路，其中所述第一端包括：与所述硅化区段电接触的第一表面、与所述第二衬底区的所述硅化部电接触的第二表面、以及在所述第一表面与所述第二表面之间的转折部。9.根据权利要求7所述的集成电路，其中所述诱饵结构包括：MOS晶体管的隔离栅极区域，所述MOS晶体管包括所述第一栅极区域和所述第二隔离层、位于所述衬底的有源区中的源极区域和漏极区域，所述源极区域和所述漏极区域中的一个区域包括所述第二衬底区；以及至少第四导电接触，所述第四导电接触穿过所述隔离区域，并且电耦合至所述源极区域和所述漏极区域中的另一个区域，并且电耦合至所述互连部分，所述第三导电接触和所述第四导电接触的横截面在公差内相同。10.根据权利要求9所述的集成电路，其中所述源极区域包含所述硅化部，并且所述诱饵结构的所述MOS晶体管是总是闭合的MOS晶体管。11.根据权利要求7所述的集成电路，其中所述第一突出部具有与所述第一突出部所接触的所述导电接触相同的宽度。12.根据权利要求1所述的集成电路，其中所述衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且其中所述诱饵结构包括在第三衬底区上方的：具有第二中心区的第二栅极区域，具有第三中心区的第三栅极区域，导电链接层，其平行于所述第三衬底区的所述上表面延伸并且连接所述第二中心区和所述第三中心区，该链接层具有形成所述硅化区段的硅化部分，以及第三隔离层，位于所述第三衬底区的所述上表面与所述第二栅极区域、所述第三栅极区域、所述链接层之间，并且其中所述诱饵结构进一步包括：第一掺杂区，在所述第二中心区的一侧和所述第三中心区的一侧位于所述链接层下方的所述第三衬底区中，第二掺杂区，在所述第二中心区的另一侧位于所述第三衬底区中，第三掺杂区，在所述第三中心区的另一侧位于所述第三衬底区中，第五导电接触，其穿过所述隔离区域，具有与所述硅化区段接触的第一端和电耦合至所述互连部分的第二端，第六导电接触，其穿过所述隔离区域，并且电耦合至所述第二掺杂区和所述互连部分，以及第七导电接触，其穿过所述隔离区域，并且电耦合至所述第三掺杂区和所述互连部分。13.根据权利要求12所述的集成电路，其中所述链接层具有与所述链接层所接触的所述导电接触相同的宽度。14.根据权利要求1所述的集成电路，其中所述衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且其中所述诱饵结构包括在第四衬底区上方的：第四栅极区域，具有第四中心区和两个第二导电突出部，所述两个第二导电突出部平行于所述第四衬底区的所述上表面分别从所述第四中心区的两个侧边伸出，每个第二突出部具有硅化部，两个硅化部形成所述硅化区段，第四隔离层，位于所述第四栅极区域和所述第四衬底区之间，第八导电接触和第九导电接触，所述第八导电接触和所述第九导电接触穿过所述隔离区域，并且电耦合至所述互连部分，并且分别电耦合至所述两个第二突出部的所述两个硅化部。15.根据权利要求14所述的集成电路，其中每个第二突出部具有与每个第二突出部所接触的相应的所述导电接触相同的宽度。16.根据权利要求1所述的集成电路，其中所述衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且其中所述诱饵结构包括：至少一个MOS晶体管，位于第五衬底区中和所述第五衬底区上，并且具有源极区域和漏极区域，第五栅极区域，位于与所述第五衬底区邻近的所述隔离域上，所述第五栅极区域具有第五中心区和两个第三导电突出部，所述两个第三导电突出部平行于所述隔离域的所述上表面分别从所述第五中心区的两个侧边伸出，每个第三突出部具有硅化部，两个硅化部形成所述硅化区段，所述第三突出部中的一个第三突出部的所述硅化部与所述源极区域和所述漏极区域中的一个区域电接触，以及第十导电接触，其穿过所述隔离区域，并且电耦合至另一个所述第三突出部的所述硅化部和所述互连部分，以及第十一导电接触，其穿过所述隔离区域，并且电耦合至所述源极区域和所述漏...

【专利技术属性】
技术研发人员：J·德拉勒奥，C·里韦罗，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR