二比特分栅SONOS器件制造工艺方法技术

本发明专利技术公开了一种二比特分栅SONOS器件制造工艺方法，在选择管栅上半部分两侧形成第一氮化硅侧墙，以第一氮化硅侧墙和选择管多晶硅栅顶部的氧化层为屏蔽层，同时逻辑区的以光刻胶作为屏蔽层，干法刻蚀第一多晶硅层，同时形成了存储管SONOS的多晶硅栅和逻辑区多晶硅栅；存储管两侧的源漏为自对准形成的接触孔，存储管的大小由第一氮化硅侧墙厚度决定，不再受限于光刻及逻辑区多晶硅层的厚度；此外，存储管源漏的自对准接触孔也有利于减小存储单元面积。本发明专利技术能更好的保证存储管多晶硅栅的形貌，提高器件的性能，减小芯片面积。

【技术实现步骤摘要】
二比特分栅SONOS器件制造工艺方法
本专利技术涉及半导体集成电路领域，特别是涉及一种二比特分栅SONOS(Semiconductor-Oxide-Nitride-Oxide-Semiconductor闪速存储器)器件制造工艺方法。
技术介绍
具有低操作电压、更好的COMS工艺兼容性的SONOS技术被广泛用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。但是2-TSONOS(2-transistor两个晶体管存储一个比特位的数据)结构与生俱来的缺点就是其较大的芯片面积损耗。相对于2-TSONOS，两个存储管共用一个选择管的分栅的SONOS器件更省面积。图1是现有的二比特分栅SONOS器件结构。存储管多晶硅(Poly)栅和和选择管多晶硅栅通过绝缘ONO层构成背靠背结构。且两侧的两个SONOS存储管由中间的一个选择管控制。如图1，现有的二比特分栅SONOS器件的存储管多晶硅栅是与逻辑区晶体管多晶硅栅是共用的，两侧的存储管的大小由该共用的多晶硅栅的厚度来决定。只有当逻辑区晶体管多晶硅栅厚度减薄时，存储管的沟道长度才能减小。因此，现有的工艺方法不利于减小存储管器件的尺寸。此外，现有的工艺方本文档来自技高网...

【技术保护点】
1.一种二比特分栅SONOS器件制造工艺方法，其特征在于，包括如下步骤：步骤1、在P型衬底上端面形成ONO层，选择性刻蚀去除逻辑区的ONO层，在所述P型衬底上形成逻辑区晶体管栅氧化层；然后，在所述ONO层和逻辑区晶体管栅氧化层上端依次淀积第一多晶硅层和第一氮化硅层；步骤2、光刻打开，刻蚀所述第一氮化硅层和第一多晶硅层，在形成的开口内，第一多晶硅层的内侧面形成第一氧化层，进行选择管阈值电压调整的离子注入；步骤3、淀积第二氧化层并刻蚀，在第一多晶硅层18的内侧第一氧化层的表面形成第一侧墙氧化层，刻蚀ONO层将开口内的P型衬底暴露出来，在裸露的P型衬底的表面、第一侧墙氧化层、第一氮化硅层的表面形成第...

【技术特征摘要】
1.一种二比特分栅SONOS器件制造工艺方法，其特征在于，包括如下步骤：步骤1、在P型衬底上端面形成ONO层，选择性刻蚀去除逻辑区的ONO层，在所述P型衬底上形成逻辑区晶体管栅氧化层；然后，在所述ONO层和逻辑区晶体管栅氧化层上端依次淀积第一多晶硅层和第一氮化硅层；步骤2、光刻打开，刻蚀所述第一氮化硅层和第一多晶硅层，在形成的开口内，第一多晶硅层的内侧面形成第一氧化层，进行选择管阈值电压调整的离子注入；步骤3、淀积第二氧化层并刻蚀，在第一多晶硅层18的内侧第一氧化层的表面形成第一侧墙氧化层，刻蚀ONO层将开口内的P型衬底暴露出来，在裸露的P型衬底的表面、第一侧墙氧化层、第一氮化硅层的表面形成第三氧化层；步骤4、淀积第二多晶硅层并进行离子注入掺杂；步骤5、以所述第一氮化硅层为停止层进行CMP，去除位于第一氮化硅层上端的第二多晶硅层和第三氧化硅层，或者直接刻蚀第二多晶硅层和第三氧化硅层，将选择管多晶硅栅区域之外的位于第一氮化硅层之上的第二多晶硅层和第三氧化硅层去掉，形成选择管栅氧化层和选择管多晶硅栅，CMP之后，在剩余的第二多晶硅层顶部的表面形成热氧化层；步骤6、湿法去除第一氮化硅层，再次淀积第三氮化硅层并刻蚀，刻蚀后在选择管多晶硅栅外侧的上半部分形成第一氮化硅侧墙，该第一氮化硅侧墙的的厚度决定了两侧存储管的大小；光刻胶显影后，以第一氮化硅侧墙、热氧化层为屏蔽层，同时逻辑区以光刻胶作为屏蔽层，再次干法刻蚀第一多晶硅层，形成逻辑区晶体管多晶硅栅和存储管SONOS多晶硅栅；步骤7、热氧化在逻辑区晶体管多晶硅栅与存储管SONOS多晶硅栅的侧壁形成第二侧墙氧化层，进行轻漏极掺杂形成PN结；步骤...

【专利技术属性】
技术研发人员：许昭昭，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31