半导体器件及其制作方法、半导体器件测试方法技术

本发明专利技术提供了半导体器件及其制作方法、半导体器件测试方法，用作探测区的第二导电部巧妙设计于切割道内，不占用功能区，用作探测区的第二导电部与插塞上方的第一导电部位于同一层且相互错开，如此一来,在纵向上用作探测区的第二导电部正下方没有分布插塞，避免测试时因为探针用力过大损伤插塞。采用探针测试后，刻蚀去除探测窗口下方的第二导电部，从而将探针测试引起的凸起一并去除，解决了探针测试引起的凸起导致后续沉积薄膜较厚时引起的穿孔难度和沉积薄膜较薄时引起的凸起污染机台的问题。另外，由于用作探测区的第二导电部正下方没有分布插塞，可防止过刻蚀时损伤插塞。

【技术实现步骤摘要】
半导体器件及其制作方法、半导体器件测试方法
本专利技术属于集成电路制造
，具体涉及一种半导体器件及其制作方法、半导体器件测试方法。
技术介绍
晶圆表面的平坦化处理是影响晶圆键合制程的关键因素。通常采用探针施加一定作用力于晶圆的用作探测区的导电层，以进行电性测试和良率测试。通常该导电层为铝层，且导电层的正下方分布有插塞。实际生产中发现，探针测试时容易损伤插塞，以及，探针接触部位极容易产生凸起，进而影响晶圆的平坦化以及器件的性能，且容易污染机台。
技术实现思路
本专利技术的目的在于，避免凸起影响晶圆表面的平坦化。本专利技术的另一目的在于，避免测试时探针用力过大损伤插塞。本专利技术的又一目的在于，以避免刻蚀去除凸起时损伤插塞。为解决上述技术问题，本专利技术提供一种半导体器件，包括：衬底，所述衬底具有功能区和切割道，位于所述功能区和切割道上的层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；位于所述层间绝缘层上的导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：衬底，所述衬底具有功能区和切割道，位于所述功能区和切割道上的层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；位于所述层间绝缘层上的导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；以及位于所述导电层上的钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底，所述衬底具有功能区和切割道，位于所述功能区和切割道上的层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；位于所述层间绝缘层上的导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；以及位于所述导电层上的钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口。2.根据权利要求1所述的一种半导体器件，其特征在于，所述插塞和第一导电部位于所述功能区和/或切割道。3.根据权利要求1所述的一种半导体器件，其特征在于，所述第一导电部和所述第二导电部均呈方形，所述连接部呈条状。4.根据权利要求1所述的一种半导体器件，其特征在于，所述导电层为铝层，所述插塞为钨插塞。5.一种半导体器件制作方法，其特征在于，包括：提供一衬底，所述衬底具有功能区和切割道，所述衬底上形成有层间绝缘层和镶嵌在所述层间绝缘层中并用于引出测试信号的插塞；在所述层间绝缘层上形成导电层，所述导电层包括位于所述插塞上方且与所述插塞电连接的第一导电部、位于所述切割道上方且用作探测区的第二导电部以及连接所述第一导电部和第二导电部的连接部，所述第二导电部与所述第一导电部位于同一层且相互错开；以及在所述导电层上形成钝化层，所述钝化层中具有暴露所述第二导电部的探测窗口。6.根据权利要求5所述的一种半导体器件制作方法，其特征在于，在所述层间绝缘层上形成导电层的步骤包括：在所述层间绝缘层上形成导电薄膜；在所述...

【专利技术属性】
技术研发人员：胡杏，
申请(专利权)人：武汉新芯集成电路制造有限公司，
类型：发明
国别省市：湖北,42