存储器结构及其制造方法技术

本申请公开了一种存储器结构及其制造方法，该制造方法包括：对半导体衬底进行掺杂，形成第一掺杂区和第二掺杂区；在半导体衬底的第一表面上形成第一阵列叠层，第一阵列叠层具有多个第一存储单元，每个第一存储单元包括第一栅极导体与第一沟道柱的一部分；在半导体衬底中形成相互隔开的多个导电通道；以及在半导体衬底的第二表面上形成第二阵列叠层，第二阵列叠层具有多个第二存储单元，每个第二存储单元包括第二栅极导体与第二沟道柱的一部分，第二沟道柱与第一沟道柱通过对应的导电通道电连接，其中，第一掺杂区与第二掺杂区分别采用第一类型的掺杂与第二类型的掺杂，二者相反，从而形成PN结。

Memory structure and its manufacturing method

The present application discloses a memory structure and a manufacturing method thereof, which includes: doping a semiconductor substrate to form a first doping region and a second doping region; forming a first array stack on the first surface of a semiconductor substrate, the first array stack having a plurality of first storage cells, each of which includes a first gate conductor and a first channel column. A plurality of conductive channels separated from each other are formed in the semiconductor substrate; and a second array stack is formed on the second surface of the semiconductor substrate. The second array stack has a plurality of second storage units, each of which includes a part of the second gate conductor and the second channel column, which is electrically connected with the first channel column through the corresponding conductive channel. The first doping region and the second doping region adopt the first type of doping and the second type of doping respectively, which are opposite, thus forming PN junctions.

【技术实现步骤摘要】
存储器结构及其制造方法
本专利技术涉及存储器领域，更具体地，涉及一种存储器结构及其制造方法。
技术介绍
现如今，人们对高度集成电子装置越来越重视，高速、低功率、大密度的半导体存储器件得到快速发展。3DNAND是业界所研发的一种新兴的闪存存储器，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存存储器带来的限制，且具备更高的精度，有效地降低了制造成本和能耗。然而，在目前的3DNAND存储器制造工艺中，阵列叠层之间的沟道柱连接处因工艺问题会形成“L”型状的结构，当电荷流经此处时无法反型，造成了电荷迁移率下降，从而影响存储单元甚至存储阵列的P/E(编程/擦除)性能。此外，阵列叠层之间不能完全对准(OverlayShift)，在进行沟道底部OSONO(Oxide-Silicon-Oxide-Nitride-Oxide)打孔工艺时，会造成沟道柱的损伤，从而严重影响存储器的生产良率。
技术实现思路
有鉴于此，本专利技术提供了一种存储器结构及其制造方法。根据本专利技术的一方面，提供了一种存储器结构的制造方法，包括：在半导体衬底的第一表面上形成第一阵列叠层，所述第一阵列叠层具有多个第一存储单元，本文档来自技高网...

【技术保护点】
1.一种存储器结构的制造方法，包括：在半导体衬底的第一表面上形成第一阵列叠层，所述第一阵列叠层具有多个第一存储单元，每个所述第一存储单元包括第一栅极导体与第一沟道柱的一部分；在所述半导体衬底中形成相互隔开的多个导电通道；以及在所述半导体衬底的第二表面上形成第二阵列叠层，所述第二阵列叠层具有多个第二存储单元，每个所述第二存储单元包括第二栅极导体与第二沟道柱的一部分，所述第二沟道柱与所述第一沟道柱通过对应的所述导电通道电连接。

【技术特征摘要】
1.一种存储器结构的制造方法，包括：在半导体衬底的第一表面上形成第一阵列叠层，所述第一阵列叠层具有多个第一存储单元，每个所述第一存储单元包括第一栅极导体与第一沟道柱的一部分；在所述半导体衬底中形成相互隔开的多个导电通道；以及在所述半导体衬底的第二表面上形成第二阵列叠层，所述第二阵列叠层具有多个第二存储单元，每个所述第二存储单元包括第二栅极导体与第二沟道柱的一部分，所述第二沟道柱与所述第一沟道柱通过对应的所述导电通道电连接。2.根据权利要求1所述的制造方法，其中，形成所述第一阵列叠层的步骤包括：在所述半导体衬底的第一表面上交替地形成第一层间绝缘层与第一牺牲层；以及形成贯穿所述第一层间绝缘层与所述第一牺牲层的多个所述第一沟道柱。3.根据权利要求2所述的制造方法，其中，在形成所述第一沟道柱的步骤之前，形成所述第一阵列叠层的步骤还包括：利用交叠的所述第一层间绝缘层与所述第一牺牲层形成第一台阶结构，所述第一台阶结构的第一表面与所述半导体衬底的第一表面接触；覆盖所述第一台阶结构形成第一介质层；以及平坦化所述第一介质层，并露出所述第一台阶结构的第二表面的所述第一牺牲层。4.根据权利要求3所述的制造方法，其中，在形成所述第一沟道柱的步骤之后，形成所述第一阵列叠层的步骤还包括：覆盖所述第一沟道柱形成第二介质层。5.根据权利要求4所述的制造方法，还包括在所述第二介质层上形成硬掩膜层。6.根据权利要求5所述的制造方法，其中，所述硬掩膜层的材料包括高温碳。7.根据权利要求1所述的制造方法，其中，在所述半导体衬底中形成相互隔开的多个导电通道的步骤包括：将所述半导体衬底翻面并从所述半导体衬底的第二表面进行减薄；以及从所述半导体衬的第二表面延伸至所述半导体衬的第一表面形成多个隔离区，所述多个隔离区将所述半导体衬底分隔从而形成相互隔开的所述多个导电通道。8.根据权利要求7所述的制造方法，其中，形成所述多个隔离区的步骤包括：利用光刻与干法刻蚀工艺图案化所述半导体衬底；在图案化的所述半导体衬底中填充隔离材料；以及平坦化所述半导体衬底。9.根据权利要求1所述的制造方法，其中，形成所述第二阵列叠层的步骤包括：在所述半导体衬底的第二表面上交替地形成第二层间绝缘层与第二牺牲层；以及形成贯穿所述第二层间绝缘层与所述第二牺牲层的多个所述第二沟道柱。10.根据权利要求9所述的制造方法，其中，在形成所述第二沟道柱的步骤之前，形成所述第二阵列叠层的步骤还包括：利用交叠的所述第二层间绝缘层与所述第二牺牲层形成第二台阶结构，所述第二台阶结构的第一表面与所述半导体衬底的第二表面接触；覆盖所述第二台阶结构形成第三介质层；以及平坦化所述第三介质层，并露出所述第二台阶结构的第二表面的所述第二牺牲层。11.根据权利要求10所述的制造方法，其中，在形成所述第二沟道柱的步骤之后，形成所述第一阵列叠层的步骤还包括：覆盖所述第二沟道柱形成第四介质层。12.根据权利要求1所述的制造方法，其中，形成...

【专利技术属性】
技术研发人员：肖莉红，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42