半导体器件和集成电路制造技术

本公开提供了半导体器件，包括：半导体衬底；栅极结构，位于半导体衬底之上；轻掺杂区，位于半导体衬底内且位于栅极结构两侧；以及源极结构和漏极结构，分别位于栅极结构两侧且位于轻掺杂区内，轻掺杂区的掺杂浓度小于源极结构、漏极结构的掺杂浓度，其中，轻掺杂区形成有点缺陷。基于此，本公开还提供了包括至少两个半导体器件的集成电路。本公开能够在不加大制造工艺的复杂程度和集成电路面积的同时提高半导体器件的击穿电压，能基于同一工艺制造出具有不同击穿电压的半导体器件且不影响开关速度等工作性能。

【技术实现步骤摘要】
半导体器件和集成电路
本专利技术涉及半导体
，更具体地，涉及半导体器件和集成电路。
技术介绍
在CMOS工艺中，轻掺杂(lightlydoped)结构已经成为了集成电路中的一种基本结构。这种具有低掺杂浓度的结构位于沟道中，且靠近半导体器件的源极和/或漏极，从而能够承受部分电压、防止半导体器件的热电子退化效应、减轻短沟道效应的影响。半导体器件的源漏掺杂区与衬底(或阱区)形成源漏PN结，源漏结深是指衬底(或外延层)表面至源漏掺杂区浓度等于衬底浓度之处的距离。对于具有轻掺杂结构的半导体器件来说，轻掺杂结构向源漏PN结过渡的浓度梯度越缓，该半导体器件的耐高压性能就越好，即击穿电压越大。也就是说，半导体器件的轻掺杂结构由半导体衬底向源漏PN结过渡的浓度梯度在一定条件下决定了半导体器件的耐高压性能。目前，随着CMOS工艺的发展，器件尺寸逐渐缩小。为了减轻短沟道效应、改善半导体器件的一些工作性能，需要相应地将源漏结深和轻掺杂结构变浅(例如在45nm-CMOS逻辑工艺中，轻掺杂结构的深度已小于20nm)，以使半导体器件具有更快的开关速度和更小的漏电流。为了实现较浅的源漏结深和轻掺杂结构，在半导体器件的制造过程中只允许用很短的快速热退火过程激活源漏掺杂区和轻掺杂结构内的杂质元素。一些应用中，常常需要在形成标准/低压半导体器件的同时形成具有一定耐高压性能的高压半导体器件。若直接采用上述现有的半导体制造工艺形成高压半导体器件，则短时间的快速热退火过程只能在高压半导体器件内形成较浅的源漏结深和轻掺杂结构，无法达到期望的击穿电压(例如直接利用标准55nm-CMOS逻辑工艺制造的高压MOS器件，仅具有19V左右的击穿电压)，从而无法满足耐高压要求；若在上述制造工艺的基础上延长快速热退火过程的时间或增加额外的热过程，则高压半导体器件内能够形成足够深的源漏结深，轻掺杂结构向源漏PN结过渡的浓度梯度较缓，从而具有足够大的击穿电压，但是与高压半导体器件同步形成的标准/低压半导体器件内的源漏结深和轻掺杂结构也会相应地加深，导致标准/低压MOS器件的开关速度等工作性能变差，并且也加大了制造工艺的复杂程度。
技术实现思路
为了解决上述现有技术存在的问题，本专利技术提供一种半导体器件和集成电路，其能够在不加大制造工艺的复杂程度和集成电路面积的同时提高半导体器件的击穿电压，并能基于相同的工艺同步制造出具有不同击穿电压的半导体器件且不影响开关速度等工作性能。根据本专利技术的一方面，提供了一种半导体器件，包括：半导体衬底；栅极结构，位于所述半导体衬底之上；轻掺杂区，位于所述半导体衬底内且位于所述栅极结构两侧；以及源极结构和漏极结构，分别位于所述栅极结构两侧且位于所述轻掺杂区内，所述轻掺杂区的掺杂浓度小于所述源极结构、所述漏极结构的掺杂浓度，其中，所述轻掺杂区形成有点缺陷。优选地，所述点缺陷通过向所述轻掺杂区注入间隙原子形成。优选地，所述间隙原子包括硅原子。优选地，所述间隙原子的注入深度与所述轻掺杂区的注入深度一致。优选地，所述轻掺杂区延伸至对应的所述栅极结构的下方。优选地，所述半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。根据本专利技术的另一方面，还提供了一种集成电路，包括至少两个半导体器件，每个所述半导体器件包括：半导体衬底；栅极结构，位于所述半导体衬底之上；以及源极结构和漏极结构，分别位于所述栅极结构两侧且位于所述半导体衬底内，其中，所述至少两个半导体器件包括第一半导体器件和第二半导体器件，所述第一半导体器件的击穿电压小于所述第二半导体器件的击穿电压，所述第二半导体器件还包括位于所述半导体衬底内和所述栅极结构两侧的轻掺杂区，所述第二半导体器件的源极结构和漏极结构分别位于对应的所述轻掺杂区内，所述轻掺杂区的掺杂浓度小于所述源极结构、所述漏极结构的掺杂浓度，所述轻掺杂区中形成有点缺陷。优选地，所述轻掺杂区也分布在所述第一半导体器件的所述栅极结构两侧，所述第一半导体器件的源极结构和漏极结构分别位于对应的所述轻掺杂区内，所述第一半导体器件的所述轻掺杂区中未形成点缺陷。优选地，所述点缺陷通过向所述轻掺杂区注入间隙原子形成。优选地，所述间隙原子包括硅原子。优选地，所述间隙原子的注入深度与所述轻掺杂区的注入深度一致。优选地，所述轻掺杂区延伸至对应的所述栅极结构的下方。优选地，每个所述半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。本专利技术实施例的半导体器件和集成电路中在轻掺杂区内形成有点缺陷，有利于缩短退火过程的持续时间、有利于形成结深较深的轻掺杂结构，从而具有以下有益效果：轻掺杂区向源漏PN结过渡的梯度浓度较缓，提高了半导体器件的击穿电压；由于退火过程的持续时间较短，且标准/低压半导体器件中没有预先形成点缺陷，因此可以通过同一退火过程同步制造出高压半导体器件和标准/低压半导体器件，并同时保证了标准/低压半导体器件的工作性能(例如具有较快的开关速度和较小的漏电流)；仅增加了一次注入间隙原子的步骤，未增加工艺复杂性和集成电路面积，并能够基于各种纳米级或大尺寸的CMOS工艺实现。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1示出根据本专利技术实施例的半导体器件的截面示意图。图2a至图2d具体示出根据本专利技术实施例的半导体器件的制造方法的各个阶段的截面示意图。图3a至图3d具体示出根据本专利技术实施例的集成电路的制造方法的各个阶段的截面示意图。图4示出本专利技术实施例的集成电路中第一半导体器件和第二半导体器件的漏源电压与导通电流之间的关系曲线示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。下面，参照附图对本专利技术进行详细说明。图1示出根据本专利技术实施例的半导体器件的截面示意图。如图1所示，半导体器件100包括半导体衬底110、在半导体衬底上形成的栅极结构120、在半导体衬底内形成的轻掺杂区130以及在半导体衬底内形成的源极结构141和漏极结构142。其中，半导体器件100的栅极G由栅极结构120引出，源极S和漏极D分别由源极结构141和漏极结构142引出。半导体器件100可以包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。具体地，半导体衬底110包括但不限于P型/N型半导体衬底，且半导体衬底110具有轻掺杂的外延层(EpitaxialLayer,EPI)。在一些实施例中，半导体衬底110内还包括与其掺杂类型相反的阱区。栅极结构120包括栅极绝缘层121和栅极导电层122，其中，栅极绝缘层121包括绝缘氧化物，栅极导电层122的材料包括但不限于多晶硅。栅极结构的两侧还可以形成侧墙123，用于实现自对准掺杂。半导体器件100本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：半导体衬底；栅极结构，位于所述半导体衬底之上；轻掺杂区，位于所述半导体衬底内且位于所述栅极结构两侧；以及源极结构和漏极结构，分别位于所述栅极结构两侧且位于所述轻掺杂区内，所述轻掺杂区的掺杂浓度小于所述源极结构、所述漏极结构的掺杂浓度，其中，所述轻掺杂区形成有点缺陷。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；栅极结构，位于所述半导体衬底之上；轻掺杂区，位于所述半导体衬底内且位于所述栅极结构两侧；以及源极结构和漏极结构，分别位于所述栅极结构两侧且位于所述轻掺杂区内，所述轻掺杂区的掺杂浓度小于所述源极结构、所述漏极结构的掺杂浓度，其中，所述轻掺杂区形成有点缺陷。2.根据权利要求1所述的半导体器件，其中，所述点缺陷通过向所述轻掺杂区注入间隙原子形成。3.根据权利要求2所述的半导体器件，其中，所述间隙原子包括硅原子。4.根据权利要求2所述的半导体器件，其中，所述间隙原子的注入深度与所述轻掺杂区的注入深度一致。5.根据权利要求1所述的半导体器件，其中，所述轻掺杂区延伸至对应的所述栅极结构的下方。6.根据权利要求1所述的半导体器件，其中，所述半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。7.一种集成电路，其中，包括至少两个半导体器件，每个所述半导体器件包括：半导体衬底；栅极结构，位于所述半导体衬底之上；以及源极结构和漏极结构，分别位于所述栅极结构两侧且位于所述半导体衬底内，其中，所述至少两个半导体器件包括第一半导...

【专利技术属性】
技术研发人员：孙超，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42