一种槽栅DMOS器件制造技术

一种槽栅DMOS器件，属于功率半导体技术领域。本发明专利技术器件在传统槽栅DMOS器件结构的基础上，在漂移区的顶部引入重掺杂的电流引导层；并进一步将金属化源极的两端向下延伸进入第二导电类型半导体体区形成沟槽结构；使得接触区位于金属化源极两端的沟槽底部且靠近电流引导层。一方面电流引导层的掺杂浓度相较接触区更高，从而会形成导通电阻更低的电流通路，另一方面体区与电流引导层交界处接触界面的电场强度更大且更易击穿，从而在器件反向雪崩击穿时将槽栅DMOS器件的雪崩击穿点固定，形成一条远离寄生BJT基区的雪崩电流路径，进而有效避免寄生BJT的开启，进而提高槽栅DMOS器件的抗UIS失效能力。

【技术实现步骤摘要】
一种槽栅DMOS器件
本专利技术属于功率半导体
，涉及一种槽栅DMOS器件。
技术介绍
功率半导体器件是实现电能转换和控制必不可少的核心器件。功率MOSFET因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，成为了目前应用最为广泛的功率器件。功率MOSFET的系统应用要求其具有更低功率损耗的同时，在高电应力下也应当具有更高的可靠性。因此可靠性对于功率MOSFET的系统应用至关重要。研究表明，器件在动态过程中发生是失效，与其在静态过程中的失效相比，失效率高，失效机理也更加复杂。而非箝位感性负载下的开关过程(UnclampedInductiveSwitching，UIS)通常被认为是功率DMOS在应用中所能面临的最极端的电应力情况。因为在系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由DMOS释放，高电压和大电流将同时施加在功率DMOS上，极易造成器件失效。因此，因此器件的抗UIS失效能力常被用于评定功率DMOS的可靠性，而UIS耐量是衡量功率DMOS的抗UIS失效能力的重要参数。业内普遍认为寄生BJT(BipolarJunctionTransistor，双极型晶体管)的开启是引起UIS过程中功率MOSFET失效的重要原因之一。UIS的失效通常被认为是器件“主动”模式，这是因为源漏之间的寄生BJT会在发生UIS雪崩时导通，导通后流过体内的大电流将使器件迅速升温，最终使器件损坏。以为N沟道功率DMOS器件为例，如图1所示，其N+源区作为寄生BJT的发射区，N-漂移区构成寄生BJT的集电极区，而P-body区作为基区。当上述功率DMOS器件发生雪崩击穿时，雪崩电流经由N+源区下方的P-body区到达P+接触区，而雪崩电流流经寄生BJT的基区时，由于P-body区本身存在电阻必然会产生正向压降，当压降大于寄生BJT的正向导通压降时，寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩电流，造成器件的热烧毁。目前，业内用以提高DMOS器件的抗UIS失效能力的方法主要是通过减小寄生BJT的基区电阻来抑制其开启。然而，这种方法并不能杜绝寄生BJT的开启，也就无法避免雪崩击穿所引起的器件UIS主动失效模式；另外，通过高能量的硼注入或深扩散来仅仅只能在一定限度上减小基区电阻，并不能无限降低寄生BJT的基区电阻，否则会增加器件的阈值电压。
技术实现思路
鉴于上文所述，本专利技术针对现有用以提高器件抗UIS失效能力所存在的缺陷，提供一种通过有效防止寄生BJT开启而具有高UIS耐量的槽栅DMOS器件。本专利技术技术方案如下：一种槽栅DMOS器件，包括金属化漏极1、第一导电类型半导体掺杂衬底2、第一导电类型半导体掺杂漂移区3、槽栅结构、第二导电类型半导体体区6、第一导电类型半导体掺杂源区7、第二导电类型半导体掺杂接触区8和金属化源极10；金属化漏极1位于第一导电类型半导体掺杂衬底2的背面；第一导电类型半导体掺杂漂移区3位于第一导电类型半导体掺杂衬底2的正面；第二导电类型半导体体区6位于第一导电类型半导体掺杂漂移区3的顶层两侧；槽栅结构位于第一导电类型半导体掺杂漂移区3顶层且夹在两侧的第二导电类型半导体体区6之间；所述第二导电类型半导体体区6内具有相互独立的第一导电类型半导体掺杂源区7和第二导电类型半导体掺杂接触区8，并且第一导电类型半导体掺杂源区7位于靠近槽栅结构的一侧；所述槽栅结构与第一导电类型半导体掺杂源区7和第二导电类型半导体体区6接触；金属化源极10位于器件表面，并且金属化源极10覆盖在第一导电类型半导体掺杂源区7、第二导电类型半导体掺杂接触区8和槽栅结构的表面；其特征在于：所述槽栅DMOS器件中还具有第一导电类型半导体掺杂电流引导层9；第一导电类型半导体掺杂电流引导层9位于第二导电类型半导体掺杂接触区8的正下方且靠近第二导电类型半导体掺杂接触区8设置；第一导电类型半导体掺杂电流引导层9的掺杂浓度大于第二导电类型半导体掺杂接触区8的掺杂浓度；第一导电类型半导体掺杂电流引导层9沿器件横向延伸深度小于第二导电类型半导体掺杂接触区8沿器件横向延伸深度。本专利技术是在传统槽栅DMOS器件结构的基础上，在漂移区的顶部引入重掺杂的电流引导层，一方面由于电流引导层的掺杂浓度相较接触区更高，从而使得重掺杂电流引导层形成导通电阻更低的电流通路，另一方面由于体区与重掺杂电流引导层交界处接触界面的电场强度更大，更容易发生击穿，以上因素均会引导雪崩电流流过重掺杂电流引导层，从而在器件反向雪崩击穿时将槽栅DMOS器件的雪崩击穿点固定，形成一条远离寄生BJT基区的雪崩电流路径，进而有效避免寄生BJT的开启，进而达到提高槽栅DMOS器件在非箝位电感负载应用中的可靠性即抗UIS失效能力。进一步地，所述金属化源极10的两端向下延伸进入第二导电类型半导体体区6形成沟槽结构；所述第二导电类型半导体掺杂接触区8位于金属化源极10两端的沟槽底部。本专利技术通过采用倒凹槽型金属化源极来缩短雪崩击穿电流的路径，减小了寄生BJT的基区电阻。进一步地，本专利技术中槽栅结构包括：槽型栅电极4和位于槽型栅电极4四周及底面的栅介质层5，所述槽型栅电极4的上表面和栅介质层5的上表面均与金属化源极10接触。进一步地，本专利技术中第一导电类型半导体掺杂为N型半导体，所述第二导电类型半导体掺杂为P型半导体时，所述槽栅DMOS器件为N沟道槽栅DMOS器件。进一步地，本专利技术中第一导电类型半导体掺杂为P型半导体，所述第二导电类型半导体掺杂为N型半导体时，所述槽栅DMOS器件为P沟道槽栅DMOS器件。进一步地，本专利技术槽栅DMOS器件的材料可以为硅、碳化硅、砷化镓、磷化铟或锗硅半导体材料。相比现有技术，本专利技术的有益效果是：本专利技术提供的槽栅DMOS器件能够有效防止寄生BJT的开启，提高槽栅DMOS器件的UIS耐量，从而使得槽栅DMOS器件在非箝位电感负载应用中的可靠性提高。附图说明图1是普通槽栅DMOS器件结构及其雪崩击穿电流路径的示意图。图2是本专利技术实施例1提供的一种槽栅DMOS器件的结构示意图。图3是本专利技术实施例1提供的一种槽栅DMOS器件的雪崩击穿电流路径的示意图。图4是本专利技术实施例2提供的一种槽栅DMOS器件的结构示意图。图中，1为金属化漏极，2为N+衬底，3为N-漂移区，4栅电极，5为栅介质层，6为P型体区，7为N+源区，8为P+接触区，9为N+电流引导层，10为金属化源极。具体实施方式以下通过具体实施例说明本专利技术的实现方式，本领域技术人员可由本说明书公开的内容清楚本专利技术的其他优点与功效。本专利技术还可以通过其他不同方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变，应当属于本专利技术涵盖的保护范围内。实施例1：本实施例提供一种槽栅DMOS器件，如图2所示，包括金属化漏极1、N+衬底2、N-漂移区3、槽栅结构、第二导电类型半导体体区6、N+源区7、P+接触区8和金属化源极10；金属化漏极1位于N+衬底2的背面；N-漂移区3位于N+衬底2的正面；第二导电类型半导体体区6位于N-漂移区3的顶层两侧；槽栅结构位于N-漂移区3顶层且夹在两侧的第二导电类型半导体体区6之间，所述槽栅结构包括槽型栅电极4和位于所述槽型本文档来自技高网...

【技术保护点】
1.一种槽栅DMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、槽栅结构、第二导电类型半导体体区(6)、第一导电类型半导体掺杂源区(7)、第二导电类型半导体掺杂接触区(8)和金属化源极(10)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面；第一导电类型半导体掺杂漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(6)位于第一导电类型半导体掺杂漂移区(3)的顶层两侧；槽栅结构位于第一导电类型半导体掺杂漂移区(3)顶层且夹在两侧的第二导电类型半导体体区(6)之间；所述第二导电类型半导体体区(6)内具有相互独立的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)，并且第一导电类型半导体掺杂源区(7)位于靠近槽栅结构的一侧；所述槽栅结构与第一导电类型半导体掺杂源区(7)和第二导电类型半导体体区(6)接触；金属化源极(10)位于器件表面，并且金属化源极(10)覆盖在第一导电类型半导体掺杂源区(7)、第二导电类型半导体掺杂接触区(8)和槽栅结构的表面；其特征在于：所述槽栅DMOS器件中还具有第一导电类型半导体掺杂电流引导层(9)；第一导电类型半导体掺杂电流引导层(9)位于第二导电类型半导体掺杂接触区(8)的正下方且靠近第二导电类型半导体掺杂接触区(8)设置；第一导电类型半导体掺杂电流引导层(9)的掺杂浓度大于第二导电类型半导体掺杂接触区(8)的掺杂浓度；第一导电类型半导体掺杂电流引导层(9)沿器件横向延伸深度小于第二导电类型半导体掺杂接触区(8)沿器件横向延伸深度。...

【技术特征摘要】
1.一种槽栅DMOS器件，包括金属化漏极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、槽栅结构、第二导电类型半导体体区(6)、第一导电类型半导体掺杂源区(7)、第二导电类型半导体掺杂接触区(8)和金属化源极(10)；金属化漏极(1)位于第一导电类型半导体掺杂衬底(2)的背面；第一导电类型半导体掺杂漂移区(3)位于第一导电类型半导体掺杂衬底(2)的正面；第二导电类型半导体体区(6)位于第一导电类型半导体掺杂漂移区(3)的顶层两侧；槽栅结构位于第一导电类型半导体掺杂漂移区(3)顶层且夹在两侧的第二导电类型半导体体区(6)之间；所述第二导电类型半导体体区(6)内具有相互独立的第一导电类型半导体掺杂源区(7)和第二导电类型半导体掺杂接触区(8)，并且第一导电类型半导体掺杂源区(7)位于靠近槽栅结构的一侧；所述槽栅结构与第一导电类型半导体掺杂源区(7)和第二导电类型半导体体区(6)接触；金属化源极(10)位于器件表面，并且金属化源极(10)覆盖在第一导电类型半导体掺杂源区(7)、第二导电类型半导体掺杂接触区(8)和槽栅结构的表面；其特征在于：所述槽栅DMOS器件中还具有第一导电类型半导体掺杂电流引导层(9)；第一导电类型半导体掺杂电流引导层...

【专利技术属性】
技术研发人员：任敏，杨梦琦，宋炳炎，李泽宏，高巍，张金平，张波，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51