用于形成电阻的半导体结构和电阻的形成方法技术

一种用于形成电阻的半导体结构和电阻的形成方法。所述用于形成电阻的半导体结构包括位于半导体衬底上的场氧化层，所述场氧化层隔离出第一有源区；位于所述第一有源区宽度第一侧上方的第一掩膜层；位于所述第一有源区宽度第二侧上方的第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度。所述用于形成电阻的半导体结构能够提高所形成的电阻的尺寸精度。

【技术实现步骤摘要】
用于形成电阻的半导体结构和电阻的形成方法
本专利技术涉及半导体工艺领域，尤其涉及一种用于形成电阻的半导体结构和电阻的形成方法。
技术介绍
集成电路根据不同的终端应用，需要的器件类型不同。但是，无论哪种应用都离不开电阻器件。电阻器件的尺寸精度是制作和使用电阻器件的重要考虑因素，因为，电阻器件的尺寸精度直接影响电阻阻值的精度。公开号为CN107331695A的中国专利技术专利公开了一种N阱电阻及其生成方法。然而，现有技术在对电阻的尺寸进行考虑和控制时，考虑的因素不够准确，采用的方案并没有能很好地控制相应的电阻尺寸精度。
技术实现思路
本专利技术解决的问题是提供一种用于形成电阻的半导体结构和电阻的形成方法，精确控制电阻的尺寸，使电阻的实际尺寸与设计尺寸的误差减小。为解决上述问题，本专利技术提供了一种用于形成电阻的半导体结构，包括：位于半导体衬底上的场氧化层，所述场氧化层隔离出第一有源区；位于所述第一有源区宽度第一侧上方的第一掩膜层；位于所述第一有源区宽度第二侧上方的第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度。可选的，所述用于形成电阻的半导体结构还包括位于所述第一有源区长度第一侧上方的第三掩膜层；或者，还同时包括位于所述第一有源区长度第一侧上方的第三掩膜层和位于所述第一有源区长度第二侧上方的第四掩膜层，所述第三掩膜层和所述第四掩膜层之间的距离大于所述电阻的长度。可选的，所述第一掩膜层为多晶硅层，所述第二掩膜层为多晶硅层。可选的，所述第一掩膜层全部位于所述第一有源区正上方，或者，所述第一掩膜层部分位于所述场氧化层正上方；所述第二掩膜层全部位于所述第一有源区正上方，或者，所述第二掩膜层部分位于所述场氧化层正上方。可选的，所述第一掩膜层宽度所在方向与所述第一有源区宽度所在方向平行，所述第一掩膜层的宽度在0.5μm以上；所述第二掩膜层宽度所在方向与所述第一有源区宽度所在方向平行，所述第二掩膜层的宽度在0.5μm以上。为解决上述问题，本专利技术还提供了一种电阻的形成方法，包括：在半导体衬底上形成场氧化层，所述场氧化层隔离出第一有源区；在所述第一有源区宽度第一侧上方形成第一掩膜层；在所述第一有源区宽度第二侧上方形成第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度；以所述第一掩膜层和所述第二掩膜层为掩模，对所述第一有源区进行电阻掺杂。可选的，所述方法还包括在所述第一有源区长度第一侧上方形成第三掩膜层；或者，还包括在所述第一有源区长度第一侧上方形成第三掩膜层，同时在所述第一有源区长度第二侧上方形成第四掩膜层，所述第三掩膜层和所述第四掩膜层之间的距离大于所述电阻的长度。可选的，所述第一掩膜层采用多晶硅形成，所述第二掩膜层采用多晶硅形成。可选的，在第二有源区上采用多晶硅形成晶体管的栅极时，同时形成所述第一掩膜和所述第二掩膜层。可选的，所述第一掩膜层全部形成在所述第一有源区正上方，或者，所述第一掩膜层部分形成在所述场氧化层正上方；所述第二掩膜层全部形成在所述第一有源区正上方，或者，所述第二掩膜层部分形成在所述场氧化层正上方。本专利技术技术方案的其中一个方面中，采用第一掩膜层和第二掩膜层为掩模，对所述第一有源区进行电阻掺杂，形成相应的电阻，能够排除有源区形成过程中，有源区设计宽度与实际宽度的差异对电阻宽度的影响。此时，电阻的宽度由第一掩膜层和第二掩膜层之间的距离确定，因此，能够提高电阻宽度的精度。进一步，相应的掩膜层采用多晶硅材料，由于电阻宽度边界是由多晶硅材料的各掩膜层来定义的，这些掩膜层又可以是在制作其它多晶硅结构层时一同制作，因此，除了能够使电阻宽度与版图设计的宽度尺寸一致，还能够消除各工艺步骤(例如氧化层去除步骤、牺牲氧化步骤、栅氧化步骤等)对电阻宽度造成的不利影响。附图说明图1至图3为现有电阻形成方法各步骤对应剖面结构示意图；图4为图3所示结构对应的俯视结构示意图；图5至图7为本专利技术实施例提供的电阻形成方法各步骤对应剖面结构示意图；图8为图7所示结构对应的俯视结构示意图；图9为本专利技术另一实施例提供的电阻形成方法相应步骤对应剖面结构示意图；图10为图9所示结构对应的俯视结构示意图；图11为本专利技术另一实施例提供的电阻形成方法相应步骤对应剖面结构示意图；图12为图11所示结构对应的俯视结构示意图。具体实施方式现有电阻制作方法请参考图1至图3。如图1，提供半导体衬底100，在半导体衬底100上沉积垫氧化层110，然后形成硬掩膜层120。如图2，在硬掩膜层120保护下，生长场氧化层130，硬掩膜层120保护下的衬底未形成场氧化层，即场氧化层130定义了有源区(未标注)的位置。有源区的长度和宽度在芯片实际应用时，可以任意设定，例如长度可以为1μm，也可以1000μm，而宽度也可以1μm～10μm等，相应范围可以根据电路的需求设定。如图3，去掉硬掩膜层120，在此之后，直接以场氧化层130为掩膜，进行电阻形成的掺杂注入，形成电阻140。图4显示了图3中电阻140对应的俯视示意图，其中，电阻140长度两端具有过孔(未标注)，过孔用于后续导电结构连接。图4还显示了电阻140具有长度L。然而，在上述过程中，由于直接以场氧化层130为掩膜进行注入，最终形成的电阻140实际宽度W’与设计时的电阻宽度会有较大差异，原因如下：最初，图1所示的硬掩膜层120的宽度W即被认为是相应有源区的宽度，并且，这个宽度通常就是一开始设计时的电阻设计宽度；然而，在图2所示生长场氧化层130时，硬掩膜层120两侧底部会有氧气渗透嵌入进来，使场氧化层130边缘形成类似鸟嘴的结构，即通常所称鸟嘴效应；由于场氧化层130的鸟嘴效应，有源区的实际宽度已经小于硬掩膜层120的宽度W；因此，当一开始设计以有源区的边界作为电阻的边界时必然采用以场氧化层130掩膜电阻注入，这导致最终电阻的宽度必然小于一开始设计时的宽度；并且易知，场氧化层130越厚，鸟嘴效应越严重，嵌入有源区的场氧化层130越长，导致相应电阻实际宽度与设计宽度差异越大；图3中，保留显示硬掩膜层120的最初的宽度W，并同时显示最终电阻140的宽度W’，正是为直观显示上述宽度差异。此外，除上鸟嘴效应，现有电阻的制作方法，在硬掩膜层120去除后，至进行电阻形成的掺杂步骤之间，还进行了很多相应工艺步骤，例如牺牲氧化步骤、氧化层腐蚀步骤和栅氧化步骤等，这些工艺步骤的波动，也会影响有源区的边界(特别是宽度的边界)，进而影响电阻实际宽度的精度，特别是对于宽度较小的电阻，这种影响更加严重。综上可知，现有电阻制作方法中，并没有对影响电阻尺寸最大的宽度方向尺寸进行控制，同时，也没有发现电阻制作与前后工艺步骤的关系，因而，并不能够对电阻尺寸进行精确控制。为此，本专利技术提供一种新的电阻形成方法，及相应的半导体结构，以解决上述存在的不足。为更加清楚的表示，下面结合附图对本专利技术做详细的说明。本专利技术实施例提供一种电阻的形成方法，请参考图5至图8。在半导体衬底200上形成场氧化层230(如图6所示)，场氧化层230隔离出第一有源区(未标注)。此过程可结合参考图5和图6。如图5，可以先在半导体衬底200上沉积垫氧化层210，然后形成硬掩膜层220。垫氧化层210的厚度可以约为硬掩膜层220的厚度可以约为形成硬掩膜层220的过本文档来自技高网...

【技术保护点】
1.一种用于形成电阻的半导体结构，其特征在于，包括：位于半导体衬底上的场氧化层，所述场氧化层隔离出第一有源区；位于所述第一有源区宽度第一侧上方的第一掩膜层；位于所述第一有源区宽度第二侧上方的第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度。

【技术特征摘要】
1.一种用于形成电阻的半导体结构，其特征在于，包括：位于半导体衬底上的场氧化层，所述场氧化层隔离出第一有源区；位于所述第一有源区宽度第一侧上方的第一掩膜层；位于所述第一有源区宽度第二侧上方的第二掩膜层；所述第一掩膜层和所述第二掩膜层之间的距离等于电阻的宽度。2.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，还包括位于所述第一有源区长度第一侧上方的第三掩膜层；或者，还同时包括位于所述第一有源区长度第一侧上方的第三掩膜层和位于所述第一有源区长度第二侧上方的第四掩膜层，所述第三掩膜层和所述第四掩膜层之间的距离大于所述电阻的长度。3.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，所述第一掩膜层为多晶硅层，所述第二掩膜层为多晶硅层。4.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，所述第一掩膜层全部位于所述第一有源区正上方，或者，所述第一掩膜层部分位于所述场氧化层正上方；所述第二掩膜层全部位于所述第一有源区正上方，或者，所述第二掩膜层部分位于所述场氧化层正上方。5.根据权利要求1所述的用于形成电阻的半导体结构，其特征在于，所述第一掩膜层宽度所在方向与所述第一有源区宽度所在方向平行，所述第一掩膜层的宽度在0.5μm以上；所述第二掩膜层宽度所在方向与所述第一有源区宽度所...

【专利技术属性】
技术研发人员：郑玉宁，方绍明，
申请(专利权)人：深圳元顺微电子技术有限公司，厦门元顺微电子技术有限公司，
类型：发明
国别省市：广东,44