基于纳米线的集成电路器件的间隔件及其制造方法技术

本发明专利技术实施例公开了基于纳米线的集成电路器件及其制造方法。示例性方法包括在衬底上方形成异质结构。形成横越异质结构的栅极结构，从而使得栅极结构将异质结构的源极区域和漏极区域分隔开，并且限定了源极区域和漏极区域之间的沟道区域。对异质结构实施源极/漏极纳米线释放工艺，以将纳米线释放在源极区域和漏极区域中。然后，在源极区域和漏极区域中形成纳米线间隔件。纳米线设置在纳米线间隔件之间。在栅极替换工艺期间，对异质结构实施沟道纳米线释放工艺，以将纳米线释放在沟道区域中。在栅极替换工艺之前，在源极区域和漏极区域中的纳米线和纳米线间隔件上方形成外延源极/漏极部件。

Spacer of integrated circuit device based on nanowire and its manufacturing method

The embodiment of the invention discloses an integrated circuit device based on nanowires and a manufacturing method thereof. An example method includes forming a heterostructure over a substrate. A grid structure across the heterostructure is formed, which separates the source region from the drain region of the heterostructure, and defines the channel region between the source region and the drain region. A source/drain nanowire release process is implemented for heterogeneous structures to release nanowires in source and drain regions. Then, nanowire spacers are formed in the source and drain regions. The nanowires are arranged between the nanowire spacers. During the gate replacement process, channel nanowires are released from heterostructures to release nanowires into the channel region. Before the gate replacement process, an epitaxial source/drain component is formed over the nanowires and nanowire spacers in the source and drain regions.

【技术实现步骤摘要】
基于纳米线的集成电路器件的间隔件及其制造方法
本专利技术实施例涉及基于纳米线的集成电路器件的间隔件及其制造方法。
技术介绍
电子工业经历了对更小且更快的电子器件的持续增加的需求，它们能够同时支持更多数量的越来越复杂和尖端的功能。为了满足这些需求，集成电路(IC)工业的持续趋势是制造低成本、高性能和低功率的IC。到目前为止，这些目标已经在很大程度上通过减小IC尺寸(例如，最小IC部件尺寸)实现，从而提高生产效率和降低相关成本。然而，这种按比例缩小也增加了IC制造工艺的复杂性。因此，实现IC器件和其性能的持续发展需要IC制造工艺和技术中的类似进步。最近，已经引入多栅极器件来提高栅极控制。已经观察到多栅极器件增加了栅极沟道耦合、减小了断态电流和/或降低了短沟道效应(SCE)。一个这种多栅极器件是全环栅(GAA)器件，其包括可以部分地或完全地在沟道区域周围延伸的栅极结构，以提供从两侧或多侧进入沟道区域的入口。GAA器件能够使IC技术积极地按比例缩小，保持栅极控制和缓解SCE，同时与传统IC制造工艺无缝集成。GAA器件通常包括基于纳米线的结构，其中，使用两步释放工艺(源极/漏极纳米线释放工艺和沟道纳米线释放工艺)制造纳米线。在沟道纳米线释放工艺期间出现了挑战，其降低了器件性能并增加了处理复杂性。因此，虽然现有的GAA器件及其制造方法通常对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现思路
根据本专利技术的一些实施例，提供了一种形成集成电路器件的方法，包括：在衬底上方形成异质结构；形成横越所述异质结构的部分的栅极结构，从而使得所述栅极结构将所述异质结构的源极区域和漏极区域分隔开，沟道区域限定在所述源极区域和所述漏极区域之间；对所述异质结构实施源极/漏极纳米线释放工艺，从而将纳米线释放在所述源极区域和所述漏极区域中；在所述源极区域和所述漏极区域中形成纳米线间隔件，从而使得所述纳米线设置在所述纳米线间隔件之间；以及在栅极替换工艺期间，对所述异质结构实施沟道纳米线释放工艺，从而将所述纳米线释放在所述沟道区域中。根据本专利技术的另一些实施例，还提供了一种形成集成电路器件的方法，包括：在衬底上方形成半导体层堆叠件，其中，所述半导体层堆叠件包括第一半导体材料的至少一个第一半导体层以及第二半导体材料的至少一个第二半导体层，所述第二半导体材料与所述第一半导体材料不同；在所述半导体层堆叠件的沟道区域上方形成栅极结构，其中，所述栅极结构包括伪栅极堆叠件；从所述半导体层堆叠件的源极区域和漏极区域选择性地去除所述至少一个第一半导体层；在所述源极区域和所述漏极区域中形成纳米线间隔件，从而使得所述至少一个第二半导体层设置在所述纳米线间隔件之间；在所述源极区域和所述漏极区域中的所述至少一个第二半导体层和所述纳米线间隔件上方形成外延源极/漏极部件；去除所述伪栅极堆叠件以在所述栅极结构中形成开口，所述开口暴露所述沟道区域中的所述半导体层堆叠件；从所述半导体层堆叠件的所述沟道区域选择性地去除所述至少一个第一半导体层；以及在所述栅极结构的所述开口中形成金属栅极堆叠件。根据本专利技术的又一些实施例，还提供了一种集成电路器件，包括：纳米线，设置在衬底上方；栅极结构，横越所述纳米线的部分，使得所述栅极结构将所述纳米线的源极区域和漏极区域分隔开，其中，所述纳米线的沟道区域限定在所述源极区域和所述漏极区域之间；纳米线间隔件，设置为邻近于所述源极区域和所述漏极区域中的所述纳米线，从而使得所述栅极结构的部分设置在所述纳米线间隔件之间；以及外延源极/漏极部件，设置在所述源极区域和所述漏极区域中的所述纳米线和所述纳米线间隔件上方。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据本专利技术的各个方面的用于制造集成电路器件的方法的流程图。图2是根据本专利技术的各个方面的部分或全部的集成电路器件的三维立体图。图3A至图13A以及图3B至图13B是根据本专利技术的各个方面的处于各个制造阶段(诸如与图1的方法相关的那些)的部分或全部的集成电路器件的局部示意图。图14A至图25A以及图14B至图25B是根据本专利技术的各个方面的处于各个制造阶段(诸如与图1的方法相关的那些)的部分或全部的另一集成电路器件的局部示意图。图26A至图37A以及图26B至图37B是根据本专利技术的各个方面的处于各个制造阶段(诸如与图1的方法相关的那些)的部分或全部的另一集成电路器件的局部示意图。图38A至图48A以及图38B至图48B是根据本专利技术的各个方面的处于各个制造阶段(诸如与图1的方法相关的那些)的部分或全部的另一集成电路器件的局部示意图。具体实施方式本专利技术通常涉及集成电路器件，并且更具体地，涉及基于纳米线的集成电路器件。以下公开内容提供了许多用于实现不同特征的不同实施例或实例。可以在本文描述的各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，在本专利技术中，一个部件形成在另一个部件上、连接和/或耦合至另一部件可以包括部件以直接接触的方式形成的实施例，并且也可以包括形成插入在部件之间的额外的部件，从而使得部件可以不直接接触的实施例。而且，为了便于理解，在此可以使用例如“下部”、“上部”、“水平”、“垂直”、“在...之上”、“上方”、“在...之下”、“下面”、“上”、“下”、“顶部”、“底部”等以及它们的派生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语以描述一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件(或系统或装置)(包括元件或部件)在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。图1是根据本专利技术的各个方面用于制造集成电路器件的方法100的流程图。在本实施例中，方法100制造基于纳米线的集成电路器件，诸如全环栅(GAA)晶体管。在框110处，在衬底上方形成异质结构。异质结构包括具有第一半导体层和设置在第一半导体层上方的第二半导体层的至少一个半导体层对。第二半导体层与第一半导体层不同。在框120处，在异质结构的部分上方形成栅极结构，从而使得栅极结构将异质结构的源极区域和漏极区域分隔开。在源极区域和漏极区域之间限定沟道区域。栅极结构包括伪栅极堆叠件。在一些实施方式中，栅极结构包括栅极间隔件。在框130处，在异质结构上实施源极/漏极纳米线释放工艺，从而使得纳米线在源极区域和漏极区域中释放。在一些实施方式中，源极/漏极纳米线释放工艺包括从异质结的源极区域和漏极区域选择性地去除第一半导体层，从而使得纳米线由第二半导体层形成。在框14本文档来自技高网...

【技术保护点】
1.一种形成集成电路器件的方法，包括：在衬底上方形成异质结构；形成横越所述异质结构的部分的栅极结构，从而使得所述栅极结构将所述异质结构的源极区域和漏极区域分隔开，沟道区域限定在所述源极区域和所述漏极区域之间；对所述异质结构实施源极/漏极纳米线释放工艺，从而将纳米线释放在所述源极区域和所述漏极区域中；在所述源极区域和所述漏极区域中形成纳米线间隔件，从而使得所述纳米线设置在所述纳米线间隔件之间；以及在栅极替换工艺期间，对所述异质结构实施沟道纳米线释放工艺，从而将所述纳米线释放在所述沟道区域中。

【技术特征摘要】
2017.05.26 US 62/511,775;2017.08.17 US 15/679,6811.一种形成集成电路器件的方法，包括：在衬底上方形成异质结构；形成横越所述异质结构的部分的栅极结构，从而使得所述栅极结构将所述异质结构的源极区域和漏极区域分隔开，沟道区域限定在所述源极区域和所述漏极区域之间；对所述异质结构实施源极/漏极纳米线释放工艺，从而将纳米线释放在所述源极区域和所述漏极区域中；在所述源极区域和所述漏极区域中形成纳米线间隔件，从而使得所述纳米线设置在所述纳米线间隔件之间；以及在栅极替换工艺期间，对所述异质结构实施沟道纳米线释放工艺，从而将所述纳米线释放在所述沟道区域中。2.根据权利要求1所述的方法，还包括，在所述栅极替换工艺之前，在所述源极区域和所述漏极区域中的所述纳米线和所述纳米线间隔件上方形成外延源极/漏极部件。3.根据权利要求1所述的方法，其中，所述纳米线间隔件在所述沟道纳米线释放工艺期间用作蚀刻停止层。4.根据权利要求1所述的方法，其中，形成所述纳米线间隔件包括：在所述纳米线上方沉积纳米线间隔件层，从而使得所述纳米线由所述纳米线间隔件层围绕；以及图案化所述纳米线间隔件层，从而从所述纳米线的侧壁去除所述纳米线间隔件层。5.根据权利要求4所述的方法，其中，形成所述纳米线间隔件还包括：在所述图案化之前，处理所述纳米线间隔件层，从而使得所述纳米线间隔件层包括处理部分和未处理部分，其中，所述处理部分与所述未处理部分具有不同的功能特性。6.根据权利要求5所述的方法，其中，所述处理包括对所述纳米线间隔件层实施离子注入工艺。7.根据权利要求4所述的...

【专利技术属性】
技术研发人员：李东颖，余绍铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71