功率半导体器件的形成方法技术

一种功率半导体器件的形成方法，包括：提供第一类型掺杂的半导体层；在所述半导体层表面形成具有开口的图形化掩膜层；采用扩散工艺对所述开口下方的半导体层内进行离子掺杂，形成载流子吸收区，所述扩散工艺采用的掺杂离子能够在所述载流子吸收区内形成能级缺陷。所述功率半导体器件的形成方法所形成的功率半导体器件具有较高的抗SEGR能力。

【技术实现步骤摘要】
功率半导体器件的形成方法
本专利技术涉及半导体
，尤其涉及一种功率半导体器件的形成方法。
技术介绍
垂直导电双扩散MOS结构(VDMOS)器件功率集成电路及功率集成系统的核心元器件之一。VDMOS的栅极和源极在衬底的上表面，而漏极位于衬底的下表面。源极和漏极在衬底的相对的平面，当电流从漏极流向源极时，电流在硅片内部垂直流动，因此可以充分的应用硅片的面积，来提高通过电流的能力。功率VDMOS器件兼有双极晶体管和MOS晶体管的优点，开关速度快、输入阻抗高、驱动功耗低，具有负的温度系数，无二次击穿，在航空、航天、核能等领域有广泛应用。但是，在功率VDMOS器件在空间辐射环境下，容易受到各种射线及带电粒子的照射，特别是极易被重离子诱发单粒子烧毁效应(SEB)和单粒子栅穿效应(SEGR)，造成器件损伤。如何提高器件的抗SEGR能力是目前亟待解决的问题。
技术实现思路
本专利技术所要解决的技术问题是，提供一种功率半导体器件的形成方法，所述形成方法能够改善器件的单粒子烧毁效应(SEB)和单粒子栅穿效应(SEGR)。为了解决上述问题，本专利技术提供了一种功率半导体器件的形成方法，包括：提供第一类型掺杂的半导体层；在所述半导体层表面形成具有开口的图形化掩膜层；采用扩散工艺对所述开口下方的半导体层内进行离子掺杂，形成载流子吸收区，所述扩散工艺采用的掺杂离子能够在所述载流子吸收区内形成能级缺陷。可选的，所述扩散工艺采用的掺杂离子包括重金属离子。可选的，所述扩散工艺采用的掺杂离子包括Pt、Au、Cu或Pd中的至少一种。可选的，所述载流子吸收区内的重金属离子的掺杂浓度为5e13cm-3～5e15cm-3。可选的，在采用扩散工艺对所述开口下方的半导体层内进行离子掺杂之前，还包括沿所述开口对所述半导体层进行离子注入，在所述开口下方的半导体层内形成注入缺陷。可选的，所述离子注入采用的注入离子为H或He中的至少一种。可选的，所述离子注入采用的注入能量为0.1MeV～5MeV，注入剂量1e11cm-2～1e14cm-2。可选的，所述载流子吸收区的表面与所述半导体层表面共面。可选的，所述载流子吸收区包括多个分立的子吸收区。可选的，相邻的所述子吸收区之间的间距小于2μm。可选的，还包括：去除所述图形化掩膜层之后，在所述半导体层表面形成栅极结构，所述栅极结构位于所述载流子吸收区上方；在所述栅极结构两侧的半导体层内形成第二类型掺杂的体区。可选的，所述载流子吸收区边缘与所述体区之间的最小距离大于0且小于等于2μm。可选的，所述载流子吸收区的掺杂深度小于或等于所述体区的掺杂深度。本专利技术的功率半导体器件的形成方法，通过扩散工艺，在半导体层内形成具有能级缺陷的载流子吸收区，可以对器件体区之间由于重离子产生的过量载流子进行吸收，从而提高功率半导体器件的抗SEGR能力。附图说明图1至图5为本专利技术一具体实施方式的半导体器件的形成过程的结构示意图。具体实施方式下面结合附图对本专利技术提供的功率半导体器件的形成方法的具体实施方式做详细说明。请参考图1至图5，为本专利技术一具体实施方式的功率半导体器件的形成过程的结构示意图。请参考图1，提供第一类型掺杂的半导体层100。所述半导体层100可以为第一类型掺杂的单晶硅衬底，或者可以包括衬底以及位于所述衬底表面的第一类型掺杂的外延层，或者，所述半导体层100还可以包括多个堆叠的第一类型掺杂的外延层。所述半导体层的材料可以为硅、锗或锗硅等半导体材料。本领域技术人员可以根据功率半导体器件的性能需求，选择合适结构、材料以及掺杂浓度的所述半导体层100。该具体实施方式中，所述第一类型掺杂为N型掺杂，所述第二类型掺杂为P型掺杂；在其他具体实施方式中，所述第一类型掺杂还可以为P型掺杂，所述第二类型掺杂为N型掺杂。所述N型掺杂的掺杂离子可以为P、As或Td中的至少一种，所述P型掺杂的掺杂离子可以为B、In或Ga中的至少一种。该具体实施方式中，所述半导体层100包括N型重掺杂的衬底，以及位于所述衬底表面的N型轻掺杂的外延层。请参考图2，在所述半导体层100表面形成具有开口201的图形化掩膜层200。所述图形化掩膜层200为硬掩膜层。所述图形化掩膜层200的形成方法包括：采用沉积或生长工艺在所述半导体衬底100表面形成掩膜材料层之后，在所述掩膜材料层表面形成图形化光刻胶层202，所述图形化光刻胶层202暴露出部分掩膜材料层表面，以所述图形化光刻胶层202为掩膜，刻蚀所述掩膜材料层，形成具有开口201的图形化掩膜层200。所述图形化掩膜层200可以为单层或多层结构，所述图形化掩膜层200的材料包括二氧化硅、氮化硅以及碳化硅等硬掩膜材料中的一种或几种。所述图形化掩膜层200采用硬掩膜材料，具有较强的扩散阻挡能力。请参考图3，采用扩散工艺对所述开口201下方的半导体层100内进行离子掺杂，形成载流子吸收区300。该具体实施方式中，在进行扩散工艺之前，先去除所述图形化光刻胶层202。由于扩散过程在高温下进行，去除所述图形化光刻胶层202可以避免图形化光刻胶层202对半导体层100表面造成污染。所述扩散工艺采用的掺杂离子能够在所述载流子吸收区内形成深能级杂质。在一个具体实施方式中，所述掺杂离子为重金属离子，例如包括Pt、Au、Cu或Pd等重金属离子中的至少一种。重金属离子掺杂会在所述载流子吸收区104内为深能级杂质，可以作为复合中心，吸收重离子产生的过量载流子。同时，重金属杂质属于深能级缺陷，不会明显的影响器件掺杂和器件性能。所述重金属离子的掺杂浓度可以为5e13cm-3～5e15cm-3。本领域的技术人员可以在该掺杂浓度范围基础上，根据对器件的耐压要求，合理调整重金属离子的掺杂浓度。在一个具体的实施方式中，所述扩散工艺采用的掺杂离子为Pt，采用液态源，旋涂在所述半导体层100以及图形化掩膜层200表面，扩散温度范围为550℃～850℃，扩散时间范围为20min～40min，在所述半导体层100内形成一定扩散深度及掺杂浓度的载流子吸收区300。在其他具体实施方式中，也可以在开口201下方的半导体层100表面形成重金属合金，然后再高温推进，使得重金属离子扩散进入半导体层100内。在其他具体实施方式中，所述扩散工艺还可以采用其他能够在半导体层100内产生深能级缺陷的掺杂离子，在此不做限定。可以调整所述扩散工艺的扩散温度、扩散时间等参数，调整所述载流子吸收区300的掺杂浓度、深度等参数，以满足实际器件的要求。在本专利技术的另一具体实施方式中，还包括在进行扩散工艺之前，还包括沿所述开口201对所述半导体层100进行离子注入，在所述开口下方的半导体层100内形成注入缺陷，然后再进行扩散工艺，在已形成注入缺陷的半导体层100内进行离子掺杂，形成载流子吸收区。具体的，所述离子注入采用的注入离子为H或He中的至少一种，用于在半导体层内形成注入缺陷。所述离子注入在室温下进行，注入能量可以为0.1MeV～5MeV，注入剂可以为1e11cm-2～1e14cm-2。半导体层100内形成的注入缺陷更有利于后续通过扩散工艺进行离子掺杂，并且在相同的掺杂条件下，在扩散工艺进行之前形成注入缺陷，能够有效提高载流子吸收区内的掺杂离子的浓度，并且提高缺陷能级数量，从而进一步提高载流子吸收区对本文档来自技高网...

【技术保护点】
1.一种功率半导体器件的形成方法，其特征在于，包括：提供第一类型掺杂的半导体层；在所述半导体层表面形成具有开口的图形化掩膜层；采用扩散工艺对所述开口下方的半导体层内进行离子掺杂，形成载流子吸收区，所述扩散工艺采用的掺杂离子能够在所述载流子吸收区内形成能级缺陷。

【技术特征摘要】
1.一种功率半导体器件的形成方法，其特征在于，包括：提供第一类型掺杂的半导体层；在所述半导体层表面形成具有开口的图形化掩膜层；采用扩散工艺对所述开口下方的半导体层内进行离子掺杂，形成载流子吸收区，所述扩散工艺采用的掺杂离子能够在所述载流子吸收区内形成能级缺陷。2.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，所述扩散工艺采用的掺杂离子包括重金属离子。3.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，所述扩散工艺采用的掺杂离子包括Pt、Au、Cu或Pd中的至少一种。4.根据权利要求2所述的功率半导体器件的形成方法，其特征在于，所述载流子吸收区内的重金属离子的掺杂浓度为5e13cm-3～5e15cm-3。5.根据权利要求1所述的功率半导体器件的形成方法，其特征在于，在采用扩散工艺对所述开口下方的半导体层内进行离子掺杂之前，还包括：沿所述开口对所述半导体层进行离子注入，在所述开口下方的半导体层内形成注入缺陷。6.根据权利要求5所述的功率半导体器件的形成方法，其特征在于，所述离子注入采用的注入离子为H或He中的至少一种。...

【专利技术属性】
技术研发人员：李述洲，张成方，张力，刘道广，万欣，李豪，
申请(专利权)人：重庆平伟实业股份有限公司，嘉兴奥罗拉电子科技有限公司，
类型：发明
国别省市：重庆,50