【技术实现步骤摘要】
功率MOS半导体器件
本技术涉及沟槽式功率MOS器件
，具体涉及一种功率MOS半导体器件。
技术介绍
在半导体集成电路中，现有典型的沟槽型功率MOS器件由下至上包括硅衬底、漏极、体区、源区、栅极沟槽、接触孔、层间电介质和顶层金属，栅极沟槽内依次生长栅氧和多晶硅。目前普通的沟槽型功率MOS器件，影响栅极电阻的因素主要是沟槽尺寸以及多晶硅参杂浓度。现有的沟槽型功率MOS器件普遍存在的问题是栅极电阻较高。随着产品应用的发展，对功率MOS器件的开关速度和开关损耗的要求越来越高，其中开关损耗占据总损耗70％左右，普通的沟槽式MOS器件在开关特性上显得越来越不足，如何提高开关速度并降低开关损耗对于节能及高频应用具有十分重要的意义。但是，该技术的不足在于只能降低约30％左右栅-漏电容Cgd，仍然不能满足节能及高频应用的需求。因此，如何进一步加强了器件的可靠性和并改善了崩溃效应，有助于组件在反向偏压时（Vdsbias），使电场曲线趋于平缓，改善漏电流的增加程度，成为本
技术人员的努力方向。
技术实现思路
本技术目的是提供一种功率MOS半导体器件，该功率MOS半导体器件加强...
【技术保护点】
1.一种功率MOS半导体器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区（1），位于所述重掺杂P掺杂漏极区（1）上方的轻掺杂P掺杂杂质外延层（2）；位于所述轻掺杂P掺杂杂质外延层（2）上方的N掺杂阱层（3）；位于所述N掺杂阱层（3）并伸入所述轻掺杂P掺杂杂质外延层（2）的沟槽（4）；在所述N掺杂阱层（3）上部且在所述沟槽（4）四周形成具有P掺杂源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）...
【技术特征摘要】
1.一种功率MOS半导体器件，所述MOS器件包括至少2个功率MOS器件单胞，所述功率MOS器件单胞进一步包括：位于硅片背面的重掺杂P掺杂漏极区（1），位于所述重掺杂P掺杂漏极区（1）上方的轻掺杂P掺杂杂质外延层（2）；位于所述轻掺杂P掺杂杂质外延层（2）上方的N掺杂阱层（3）；位于所述N掺杂阱层（3）并伸入所述轻掺杂P掺杂杂质外延层（2）的沟槽（4）；在所述N掺杂阱层（3）上部且在所述沟槽（4）四周形成具有P掺杂源极区（6），所述沟槽（4）内设有一个栅极导电多晶硅（7）和一个屏蔽栅导电多晶硅（8），屏蔽栅导电多晶硅（8）位于栅极导电多晶硅（7）下方；所述栅极导电多晶硅（7）两侧与沟槽（4）内壁之间设有绝缘栅氧化层（5）；所述屏蔽栅导电多晶硅（8）两侧及底部均由屏蔽栅氧化层（9）包围，所述栅极导电多晶硅（7）与屏蔽栅导电多晶硅（8）由导电多晶硅间绝缘介质层（10）隔开，相邻所述功率MOS器件单胞之间通过N掺杂阱层（3）隔离；其特征在于：相邻功率MOS器件单胞之间的N掺杂阱层（3）内具有一轻掺杂P型锥形深阱部（13）和位于轻掺杂P掺杂...
【专利技术属性】
技术研发人员：黄彦智，陆佳顺，杨洁雯，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：江苏,32
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