【技术实现步骤摘要】
半导体结构与其制作方法
本申请涉及半导体领域，具体而言，涉及一种半导体结构与其制作方法。
技术介绍
InP作为高迁移率材料可以应用在CMOS的沟道区域中，同它的III-V族化合物一样，对于大规模光子器件的制作来说，InP缺乏大面积的衬底，而且InP和Si材料比较不具备成本优势。而大面积的硅衬底的制作工艺已经比较成熟了，并且，硅衬底的最大面积已经达到450mm。现有技术中，很多文章已经报道了采用基于二氧化硅层的横向生长的多种不同方法在Si衬底上生长InP层的方案。但是，这些方法中无法制作得到质量较好且面积较大，成本较低的InP基体。在
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部分中公开的以上信息只是用来加强对本文所描述技术的
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的理解，因此，
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中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
技术实现思路
本申请的主要目的在于提供一种半导体结构与其制作方法，以解决现有技术中无法制作得到质量较好且面积较大的InP基体的问题。为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，该半导体结构的制作方法包括：步骤S1，形成具有凹槽的基底，上述基底包括...
【技术保护点】
1.一种半导体结构的制作方法，其特征在于，所述制作方法包括：步骤S1，形成具有凹槽的基底，所述基底包括衬底与介电层；步骤S2，在所述凹槽中设置半导体材料，形成纳米线；以及步骤S3，在所述纳米线的裸露表面上以及所述介电层的裸露表面设置结构层，所述纳米线的材料与所述结构层的材料相同。
【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，所述制作方法包括：步骤S1，形成具有凹槽的基底，所述基底包括衬底与介电层；步骤S2，在所述凹槽中设置半导体材料，形成纳米线；以及步骤S3，在所述纳米线的裸露表面上以及所述介电层的裸露表面设置结构层，所述纳米线的材料与所述结构层的材料相同。2.根据权利要求1所述的制作方法，其特征在于，所述凹槽的深宽比在2:1～6:1之间。3.根据权利要求1所述的制作方法，其特征在于，所述步骤S1包括：提供所述衬底；在所述衬底的表面上设置所述介电层；以及在所述基底的至少所述介电层中开设所述凹槽。4.根据权利要求1所述的制作方法，其特征在于，在设置所述介电层之前，所述步骤S1还包括：在所述衬底的表面上设置第一缓冲层，所述第一缓冲层的材料的晶格常数的最大值为a1，所述衬底的材料的晶格常数为a2，所述结构层的材料的晶格常数为a3，且a2<a1<a3，所述介电层设在所述第一缓冲层的远离所述衬底的表面上。5.根据权利要求1所述的制作方法，其特征在于，所述步骤S2包括：在所述凹槽中设置第二缓冲层，所述第二缓冲层的材料的晶格常数的最大值为a4，所述衬底的材料的晶格常数为a2，所述结构层的材料的晶格常数为a3，a2<a4<a3；以及在所述第二缓冲层的远离所述基底的表面上设置所述纳米线。6.根据权利要求4述的制作方法，其特征在于，所述第一缓冲层包括多个第一缓冲子层，多个所述第一缓冲子层的材料的最大晶格常数沿着远离所述衬底的方向上依次增大或者减小。7.根据权利要求4所述的制作方法，其特征在于，所述第一缓冲层包括两个第一缓冲子层，分别为沿远离所述衬底的方向上依次叠置设置的第一个第一缓冲子层和第二个第一缓冲子层。8.根据权利要求7所述的制作方法，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为InP层，所述第一个第一缓冲子层为Si(1-X)GeX层，所述第二个第一缓冲子层为GaAs层，其中，0≤X≤1.0。9.根据权利要求7所述的制作方法，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为InP层，所述第一个第一缓冲子层为弛豫Ge层，所述第二个第一缓冲子层为弛豫GeSnSi层。10.根据权利要求5述的制作方法，其特征在于，所述第二缓冲层包括多个第二缓冲子层，多个所述第二缓冲子层的材料的最大晶格常数沿着远离所述衬底的方向上依次增大或者减小。11.根据权利要求5所述的制作方法，其特征在于，所述第二缓冲层包括两个第二缓冲子层，分别为沿远离所述衬底的方向上依次叠置设置的第一个第二缓冲子层和第二个第二缓冲子层。12.根据权利要求11所述的制作方法，其特征在于，所述衬底为Si层，所述介电层为二氧化硅层，所述结构层为In...
【专利技术属性】
技术研发人员：亨利·H·阿达姆松，王桂磊，罗军，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11
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