半导体器件制造技术

本实用新型专利技术实施例公开了一种半导体器件，包括：衬底；多条导电线，形成在所述衬底上，相邻的所述导电线之间形成多个间隔；及介质隔离壁，由第一介质隔离层所刻蚀构成并形成在所述导电线的侧面，其中，至少一个所述间隔内具有两个或两个以上的深孔槽；分隔部，由相同于所述介质隔离壁的刻蚀选择比材料以及牺牲隔离层交替沉积构成，设置于所述间隔内，两个所述深孔槽之间通过由所述分隔部隔开以形成竖直的深孔槽；及封口介质隔离层，在所述导电线、所述介质隔离壁以及所述分隔部的支撑之下，所述封口介质隔离层密封所述深孔槽的开口端以在所述深孔槽中形成介质空洞。

semiconductor device

The embodiment of the utility model discloses a semiconductor device, comprising: a substrate; a plurality of conductive wires formed on the substrate, forming a plurality of spacers between adjacent conductive wires; and a dielectric isolation wall, etched by a first dielectric isolation layer and formed on the side of the conductive wire, wherein at least one of the conductive wires is described. There are two or more deep hole grooves in the spacer; the spacer is composed of an etching selective material identical to the medium isolation wall and an alternate deposition of a sacrificial isolation layer, which is arranged in the spacer; the two deep hole grooves are separated by the spacer to form a vertical deep hole groove; and the sealing medium isolation. Under the support of the conductive wire, the dielectric isolation wall and the separator, the sealing dielectric isolation layer seals the opening end of the deep hole groove to form a dielectric cavity in the deep hole groove.

【技术实现步骤摘要】
半导体器件
本技术涉及半导体动态随机存储器制造
，特别涉及一种半导体器件。
技术介绍
随着半导体集成电路元件集成密度的快速增加，在复杂结构中作为导电线的金属线对信号传输产生的互连延迟等寄生效应不可忽略。目前主要通过采用低介电常数的材料来降低金属线间电容的方法，降低信号传输中的寄生效应，在材料中制备介质空洞是材料实现低介电常数的一种方法。如图1为目前半导体动态随机存储器金属线间介质空洞10分布，介质空洞10尺寸随着金属线间距的增大而减小。因此，如何降低导电线间的电容，进而降低半导体动态随机存储器的寄生电容，是本领域技术人员急需要解决的技术问题。在
技术介绍
中公开的上述信息仅用于加强对本技术的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
技术实现思路
有鉴于此，本技术实施例提供了一种半导体器件，以至少解决
技术介绍
中存在的技术问题。本技术实施例的技术方案是这样实现的，根据本技术的实施例，提供了一种半导体器件，包括：衬底；多条导电线，形成在所述衬底上，相邻的所述导电线之间形成多个间隔；及介质隔离壁，由第一介质隔离层所刻蚀构成并形成在所述导电线的侧面，其中，至少一个所述间隔内具有两个或两个以上的深孔槽；分隔部，由相同于所述介质隔离壁的刻蚀选择比材料以及牺牲隔离层交替沉积构成，设置于所述间隔内，两个所述深孔槽之间通过由所述分隔部隔开以形成竖直的深孔槽；及封口介质隔离层，在所述导电线、所述介质隔离壁以及所述分隔部的支撑之下，所述封口介质隔离层密封所述深孔槽的开口端以在所述深孔槽中形成介质空洞。本技术实施例由于采用以上技术方案，其具有以下优点：在所述导电线、所述介质隔离壁以及所述分隔部的支撑之下，所述封口介质隔离层密封所述深孔槽的开口端以在所述深孔槽中形成介质空洞，使得多深孔槽的间隔的介质空洞与深孔槽数量一致。一方面增加了同一个多深孔槽的间隔内的介质空洞的数量，另一方面，多深孔槽的间隔内的每一个介质空洞的尺寸较大，从而降低了导电层间电介质的相对介电常数，进而降低了导电线之间的电容，降低半导体动态随机存储器的寄生电容。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本技术公开的一些实施方式，而不应将其视为是对本技术范围的限制。图1为
技术介绍
中导电层间介质空洞的示意图；图2为本技术实施例的导电层间介质空洞的制备方法的流程图；图3为图2所示的导电层间介质空洞的制备方法完成步骤S100的示意图；图4为图2所示的导电层间介质空洞的制备方法完成步骤S210的示意图；图5为图2所示的导电层间介质空洞的制备方法完成步骤S220的示意图；图6为图2所示的导电层间介质空洞的制备方法完成步骤S300的示意图；图7为图2所示的导电层间介质空洞的制备方法完成步骤S400的示意图；图8为图2所示的导电层间介质空洞的制备方法完成步骤S510的示意图；图9为图2所示的导电层间介质空洞的制备方法完成步骤S520的示意图；图10为图2所示的导电层间介质空洞的制备方法完成步骤S600的示意图及半导体器件的示意图。附图标记说明：
技术介绍
中：10介质空洞；本技术中：100衬底，210导电线，220间隔，221深孔槽，311第一介质隔离层，311a介质隔离壁，312第二介质隔离层，313封口介质隔离层，321第一牺牲隔离层，330介质空洞，400分隔部，410分隔部开口。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。实施例一本技术实施例一提供了一种导电层间介质空洞的制备方法，如图2所示，包括如下步骤：如图3所示，步骤S100：提供一衬底100，所述衬底100上形成多条导电线210，所述导电线之间形成多个间隔220；如图4所示，步骤S210：在所述衬底形成有所述导电线一侧的表面上采用第一沉积方法沉积第一材料形成第一介质隔离层311，以覆盖所述衬底100的外露上表面、所述导电线210的上表面和侧面，其中，所述第一介质隔离层311未填满所有所述间隔；如图5所示，步骤S220：在所述第一介质隔离层311上采用所述第一沉积方法沉积第二材料形成第一牺牲隔离层321，其中，所述第一牺牲隔离层未填满所有所述间隔；采用所述第一沉积方法交替沉积所述第一材料和所述第二材料，直至如图6所示，步骤S300第k次沉积形成第二介质隔离层312，k是大于等于3的正整数；如图7所示，步骤S400：自所述第二介质隔离层312的上表面向下抛光直至露出覆盖于所述导电线上表面上的所述第一介质隔离层311以及显露于相邻所述第一介质隔离层和所述第二介质隔离层间的所述第一牺牲隔离层321；如图8所示，步骤S510：刻蚀所述第一牺牲隔离层直至露出沉积在所述衬底上表面的第一介质隔离层311；即刻蚀所述第二材料形成的层结构的竖直部分；如图9所示，步骤S520：刻蚀所述第一介质隔离层直至露出所述衬底和所述导电线，以在所述导电线之间形成竖直的深孔槽221以及由所述第一介质隔离层所形成且在所述导电线的侧面的介质隔离壁311a，其中，至少一个所述间隔内具有两个或两个以上的深孔槽221，两个所述深孔槽之间通过由所述第一材料和第二材料构成的分隔部400隔开；以及如图10所示，步骤S600：采用第二沉积方法沉积所述第二种材料形成封口介质隔离层313，其中，在所述导电线210、所述介质隔离壁311a以及所述分隔部的支撑之下，所述封口介质隔离层313密封所述深孔槽的开口端以在所述深孔槽中形成介质空洞330。本技术实施例的导电层间介质空洞的制备方法，通过刻蚀掉所述第一介质隔离层直至露出所述衬底和所述导电线，以在所述导电线之间形成竖直的深孔槽，使得第一介质隔离层未被刻蚀掉的竖直部分形成介质隔离壁，至少一个所述间隔内具有两个或两个以上的深孔槽，两个所述深孔槽之间通过由所述第一材料和第二材料构成的分隔部隔开，该间隔称为多深孔槽的间隔；之后采用第二沉积方法沉积所述第二材料形成封口介质隔离层，其中，在所述导电线、所述介质隔离壁以及所述分隔部的支撑之下，所述封口介质隔离层密封所述深孔槽的开口端以在所述深孔槽中形成介质空洞，使得多深孔槽的间隔的介质空洞与深孔槽数量一致。一方面增加了同一个多深孔槽的间隔内的介质空洞的数量，另一方面，多深孔槽的间隔内的每一个介质空洞的尺寸较大，从而降低了导电层间电介质的相对介电常数，进而降低了导电线之间的电容，降低半导体动态随机存储器的寄生电容。为了实现尽可能大的降低了导电层间电介质的相对介电常数，间隔内的深孔槽的数量越多越好。因此，所述第二介质隔离层填满所有所述间隔。这样，最宽的间隔内深孔槽的数量最多。关于k的取值，是与多个间隔中最宽的间隔相关的量。具体的，本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：衬底；多条导电线，形成在所述衬底上，相邻的所述导电线之间形成多个间隔；及介质隔离壁，由第一介质隔离层所刻蚀构成并形成在所述导电线的侧面，其中，至少一个所述间隔内具有两个或两个以上的深孔槽；分隔部，由相同于所述介质隔离壁的刻蚀选择比材料以及牺牲隔离层交替沉积构成，设置于所述间隔内，两个所述深孔槽之间通过由所述分隔部隔开以形成竖直的深孔槽；及封口介质隔离层，在所述导电线、所述介质隔离壁以及所述分隔部的支撑之下，所述封口介质隔离层密封所述深孔槽的开口端以在所述深孔槽中形成介质空洞。

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：衬底；多条导电线，形成在所述衬底上，相邻的所述导电线之间形成多个间隔；及介质隔离壁，由第一介质隔离层所刻蚀构成并形成在所述导电线的侧面，其中，至少一个所述间隔内具有两个或两个以上的深孔槽；分隔部，由相同于所述介质隔离壁的刻蚀选择比材料以及牺牲隔离层交替沉积构成，设置于所述间隔内，两个所述深孔槽之间通过由所述分隔部隔开以形成竖直的深孔槽；及封口介质隔离层，在所述导电线、所述介质隔离壁以及所述分隔部的支撑之下，所述封口介质隔离层密封所述深孔槽的开口端以在所述深孔槽中形成介质空洞。2.根据权利要求1所述的半导体器件，其特征...

【专利技术属性】
技术研发人员：周步康，
申请(专利权)人：睿力集成电路有限公司，
类型：新型
国别省市：安徽,34