集成电路器件制造技术

一种集成电路器件包括至少一个鳍型有源区、在至少一个鳍型有源区上的栅线以及在栅线的至少一侧的至少一个鳍型有源区上的源极/漏极区。第一导电插塞连接到源极/漏极区并且包括钴。第二导电插塞连接到栅线并与第一导电插塞间隔开。第三导电插塞连接到第一导电插塞和第二导电插塞的每个。第三导电插塞电连接第一导电插塞和第二导电插塞。

【技术实现步骤摘要】
集成电路器件
这里描述的一个或更多个实施方式涉及集成电路器件。
技术介绍
按比例缩小一直是集成电路设计者的目标。按比例缩小的一种方法涉及减小金属互连线的宽度和节距。然而，这可能导致对互连结构(例如金属互连线)的物理损伤和/或化学损伤。结果，集成电路器件的耐久性和可靠性受到不利影响。
技术实现思路
根据一个或更多个实施方式，一种集成电路器件包括：衬底，其包括在第一方向上延伸的至少一个鳍型有源区；栅线，其在至少一个鳍型有源区上并在交叉第一方向的第二方向上延伸；源极/漏极区，其在栅线的至少一侧的至少一个鳍型有源区上；第一导电插塞，其被连接到源极/漏极区并包括钴；第二导电插塞，其被连接到栅线，第二导电插塞与第一导电插塞间隔开；以及第三导电插塞，其被连接到第一导电插塞和第二导电插塞的每个，第三导电插塞电连接第一导电插塞和第二导电插塞。根据一个或更多个其他实施方式，一种集成电路器件包括：衬底，其包括至少一个鳍型有源区；延伸跨过至少一个鳍型有源区的多个栅线；多个源极/漏极区，其在所述多个栅线的彼此相反侧的至少一个鳍型有源区上；第一接触结构，其包括第一导电插塞和第二导电插塞，第一导电插塞连接到所述多个栅线中的相邻栅线之间的所述多个源极/漏极区中的至少一个，第二导电插塞连接到所述多个栅线中的相邻栅线中的一个；以及第二接触结构，其在第一接触结构上并且包括第三导电插塞，第三导电插塞在第一导电插塞的上表面上以及在第二导电插塞的上表面上以连接第一导电插塞和第二导电插塞。根据一个或更多个其他实施方式，一种器件包括：第一接触；第二接触；以及交叠第一接触和第二接触的第三接触，其中第一接触是第一尺寸的栅极接触，第二接触是大于第一尺寸的第二尺寸的源极/漏极接触，并且第三接触电连接到第一接触和第二接触，第三接触在延伸到源极/漏极接触的上表面的接触孔中。附图说明通过参照附图详细描述示例性实施方式，特征对于本领域技术人员将变得明显，在附图中：图1示出集成电路器件的布局实施方式；图2A示出沿图1中的线X-X'截取的剖面图，图2B示出沿图1中的线Y-Y'截取的剖面图；图3示出集成电路器件的另一实施方式；图4示出集成电路器件的另一实施方式；图5A至图5G示出制造集成电路器件的方法的一实施方式中的阶段；图6A至图6D示出制造集成电路器件的方法的另一实施方式中的阶段；以及图7A和7B示出制造集成电路器件的方法的另一个实施方式中的阶段。具体实施方式图1示出集成电路器件100的布局实施方式。图2A示出沿图1中的线X-X'截取的剖面图。图2B示出沿图1中的线Y-Y'截取的剖面图。参照图1、2A和2B，集成电路器件100可以包括具有在水平方向(例如X方向和Y方向)上延伸的主表面110m的衬底110。衬底110可以包括器件有源区AC，其可以包括多个鳍型有源区FA。鳍型有源区FA可以在器件有源区AC中从衬底110突出。鳍型有源区FA可以在X方向上彼此平行地延伸。隔离绝缘层129可以在器件有源区AC上的鳍型有源区FA的每个之间。鳍型有源区FA可以在隔离绝缘层129之上突出以具有鳍形状。在一些实施方式中，衬底110可以包括诸如Si或Ge的半导体材料，或诸如SiGe、SiC、GaAs或InP的化合物半导体材料。衬底110可以包括导电区域，例如杂质掺杂阱或杂质掺杂结构。多个栅极绝缘层124和多个栅线GL可以在衬底110上。栅极绝缘层124和栅线GL可以在Y方向上延伸并且可以交叉鳍型有源区FA。栅极绝缘层124和栅线GL可以延伸以覆盖鳍型有源区FA的上表面和侧壁以及隔离绝缘层129的上表面。多个金属氧化物半导体(MOS)晶体管可以沿着栅线GL形成在器件有源区AC上。MOS晶体管的每个可以是三维MOS晶体管，其具有在鳍型有源区FA的每个的上表面和彼此相反侧壁上的沟道。栅极绝缘层124的每个可以包括氧化物、高k电介质材料或其组合。高k电介质材料可以包括具有比氧化物的介电常数更高的介电常数的材料。例如，高k电介质材料可以具有范围从约10到约25的介电常数。高k电介质材料可以包括金属氧化物或金属氮氧化物。例如，高k电介质材料可以包括铪氧化物、铪氮氧化物、铪硅酸盐、镧氧化物、镧铝氧化物、锆氧化物、锆硅酸盐、钽氧化物、钛氧化物或其组合。在一些实施方式中，界面层可以在栅极绝缘层124的每个与鳍型有源区FA的每个之间。界面层可以包括诸如氧化物、氮化物或氮氧化物的绝缘材料。栅线GL的每个可以包括功函数金属包含层和间隙填充金属层。功函数金属包含层可以包括Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种。间隙填充金属层可以包括W或Al。在一些实施方式中，栅线GL的每个可以包括例如TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或者TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。绝缘间隔物126可以在每个栅线GL的彼此相反的侧壁上。绝缘间隔物126可以覆盖每个栅线GL的彼此相反的侧壁。绝缘间隔物126可以沿着栅线GL的延伸方向(例如Y方向)延伸。绝缘间隔物126可以包括例如硅氮化物、硅碳氮化物、硅氧碳氮化物或其组合。在一些实施方式中，绝缘间隔物126可以包括具有比硅氧化物的介电常数更小的介电常数的材料，例如硅碳氮化物、硅氧碳氮化物或其组合。栅极绝缘盖层128可以覆盖栅线GL的每个。第一绝缘层170可以在栅线GL之间。栅极绝缘盖层128可以覆盖每个栅线GL的上表面并且平行于每个栅线GL延伸。栅极绝缘盖层128可以包括例如硅氮化物。第一绝缘层170可以包括例如硅氧化物。在一个实施方式中，第一绝缘层170可以包括硅氧化物，诸如等离子体增强氧化物(PEOX)、原硅酸四乙酯(TEOS)、硼TEOS(BTEOS)、磷TEOS(PTEOS)、硼磷TEOS(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)。在一些实施方式中，栅极绝缘盖层128可以垂直地交叠每个栅线GL和绝缘间隔物126。在一些实施方式中，绝缘间隔物126可以向上延伸超过每个栅线GL的上表面，并且栅极绝缘盖层128可以在两个绝缘间隔物126之间以覆盖每个栅线GL的上表面。多个源极/漏极区120可以在栅线GL的彼此相反侧处的鳍型有源区FA上。源极/漏极区120的每个可以包括在鳍型有源区FA中的多个凹陷区域R1的每个中的半导体外延层。源极/漏极区120的每个可以包括例如外延生长的硅(Si)层、硅碳化物(SiC)层或多个硅锗(SiGe)层。当鳍型有源区上的晶体管是NMOS晶体管时，源极/漏极区120的每个可以包括Si外延层或SiC外延层，并且可以包括N型杂质。当鳍型有源区上的晶体管是PMOS晶体管时，源极/漏极区120的每个可以包括例如SiGe外延层，并且可以包括P型杂质。源极/漏极区120中的一些可以至少部分地被第一绝缘层170覆盖。集成电路器件100可以包括在鳍型有源区FA上的至少一个第一导电插塞(或源极/漏极接触)CP1和至少第二导电插塞(或栅极接触)CP2。第一导电插塞CP1可以连接到源极/漏极区120中的至少一个。第二导电插塞CP2可以连接到栅线GL中的至少一个。第一导电插塞CP1可以用作源极/漏极接触，并本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：衬底，其包括在第一方向上延伸的至少一个鳍型有源区；栅线，其在所述至少一个鳍型有源区上并在交叉所述第一方向的第二方向上延伸；源极/漏极区，其在所述栅线的至少一侧的所述至少一个鳍型有源区上；第一导电插塞，其被连接到所述源极/漏极区并包括钴；第二导电插塞，其被连接到所述栅线，所述第二导电插塞与所述第一导电插塞间隔开；以及第三导电插塞，其被连接到所述第一导电插塞和所述第二导电插塞的每个，所述第三导电插塞电连接所述第一导电插塞和所述第二导电插塞。

【技术特征摘要】
2017.03.09 KR 10-2017-00302691.一种集成电路器件，包括：衬底，其包括在第一方向上延伸的至少一个鳍型有源区；栅线，其在所述至少一个鳍型有源区上并在交叉所述第一方向的第二方向上延伸；源极/漏极区，其在所述栅线的至少一侧的所述至少一个鳍型有源区上；第一导电插塞，其被连接到所述源极/漏极区并包括钴；第二导电插塞，其被连接到所述栅线，所述第二导电插塞与所述第一导电插塞间隔开；以及第三导电插塞，其被连接到所述第一导电插塞和所述第二导电插塞的每个，所述第三导电插塞电连接所述第一导电插塞和所述第二导电插塞。2.如权利要求1所述的集成电路器件，其中所述第一导电插塞的上表面与所述第二导电插塞的上表面基本上共面。3.如权利要求2所述的集成电路器件，其中所述第三导电插塞具有接触所述第一导电插塞的所述上表面和所述第二导电插塞的所述上表面的基本平坦的下表面。4.如权利要求1所述的集成电路器件，还包括：栅极绝缘盖层，其在所述栅线上并覆盖所述第一导电插塞的侧壁和所述第二导电插塞的侧壁，所述栅极绝缘盖层具有与所述第一导电插塞的上表面和所述第二导电插塞的上表面基本上共面的上表面；以及在所述栅极绝缘盖层上的停止物绝缘层。5.如权利要求4所述的集成电路器件，其中所述停止物绝缘层覆盖所述第三导电插塞的侧壁的一部分。6.如权利要求1所述的集成电路器件，其中所述第一导电插塞包括包含钴的金属层以及覆盖所述金属层的侧壁和下表面的导电阻挡层。7.如权利要求1所述的集成电路器件，其中所述第二导电插塞和所述第三导电插塞具有一体结构。8.如权利要求1所述的集成电路器件，其中：相对于所述衬底的主表面，所述第二导电插塞的上表面高于所述第一导电插塞的上表面，以及所述第二导电插塞的侧壁接触所述第三导电插塞的侧壁。9.如权利要求1所述的集成电路器件，其中：所述至少一个鳍型有源区包括彼此平行的多个鳍型有源区，以及所述第一导电插塞延伸跨过所述多个鳍型有源区。10.根据权利要求1所述的集成电路器件，其中：所述第一导电插塞和所述第二导电插塞分别在沿所述第一方向相邻的所述源极/漏极区和所述栅线上，所述第三导电插塞在所述第一方向上延伸并且至少部分地交叠所述源极/漏极区和所述栅线。11....

【专利技术属性】
技术研发人员：李俊坤，富田隆治，李道仙，金哲性，李到玹，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR