电子部件的制造方法技术

并行制造具备素体及导体的多个电子部件的电子部件的制造方法包括：在第一基材的表面上相互分开而设定的多个区域上分别形成成为电子部件的层叠体的工序；将层叠体从区域剥离的工序；和热处理层叠体的工序。形成层叠体的工序包括第一工序和第二工序。在第一工序中，将包含素体的构成材料且对多个区域分别进行了图案化的素体图案分别形成于多个区域上。在第二工序中，将包含导体的构成材料且对多个区域分别进行了图案化的导体图案分别形成于多个区域上。

Manufacturing method of electronic components

The manufacturing methods for concurrent manufacturing of electronic components with a plurality of primitives and conductors include: the process of forming a laminate into an electronic component on a plurality of areas separated from each other on the surface of the first substrate; the process of stripping the laminate from the area; and the process of heat treatment of the laminate. The process of forming lamination includes the first and second processes. In the first process, a primitive pattern is formed on a plurality of regions by patterning the constituent material containing a primitive. In the second process, a conductor pattern containing a conductor material and patterning a plurality of regions is formed on a plurality of regions.

【技术实现步骤摘要】
电子部件的制造方法
本专利技术的一个方面涉及一种电子部件的制造方法。
技术介绍
日本专利第4816971号公报中公开了一种电子部件的制造方法，其具备：形成具有多个芯片的层叠体的工序；将层叠体切断为各芯片的工序；和烧成切断后的各芯片的工序。在该电子部件的制造方法中，在形成层叠体的工序中，一对外部电极与芯片同时形成，因此，在后面的工序中，无需形成外部电极。因此，能够削减工序数。在日本专利第4816971号公报所记载的电子部件的制造方法中，在切断层叠体的工序中，可能发生切断偏移及切断时的应力导致的层叠体的变形。其结果，成品率可能降低。
技术实现思路
本专利技术的一个方面提供一种能够提高成品率的电子部件的制造方法。本专利技术的一个方面是一种并行制造具备素体及导体的多个电子部件的电子部件的制造方法。该电子部件的制造方法包括：在第一基材的表面上相互分开而设定的多个区域上分别形成成为电子部件的层叠体的工序；将层叠体从区域剥离的工序；和热处理层叠体的工序。形成层叠体的工序包括第一工序和第二工序。在第一工序中，将包含素体的构成材料且对多个区域分别进行了图案化的素体图案分别形成于多个区域上。在第二工序中，将包含导体的构成材料且对多个区域分别进行了图案化的导体图案分别形成于多个区域上。在该电子部件的制造方法中，在同一基材的表面上相互分开而设定的多个区域上分别形成成为电子部件的层叠体。在形成层叠体的工序中，形成对多个区域分别进行了图案化的素体图案及导体图案。因此，无需用于将层叠体彼此相互分开的切断工序。因此，能够抑制切断偏移及切断时的应力导致的层叠体的变形的发生。其结果，能够提高成品率。在第一工序中，也可以是通过光刻法形成素体图案。在第二工序中，也可以是通过光刻法形成导体图案。在该情况下，例如与基于印刷法的情况相比，能够高精度形成导体图案及素体图案。在第一工序中，也可以是通过光刻法将素体图案形成于第二基材上后，将素体图案分别复制于多个区域上。在第二工序中，也可以是通过光刻法将导体图案形成于第三基材上后，将导体图案分别复制于多个区域上。在该情况下，在与形成有层叠体的第一基材不同的基材即第二基材及第三基材上形成导体图案及素体图案。因此，形成导体图案及素体图案时产生的残渣不在第一基材上产生。因此，能够削减从层叠体去除残渣的工序。在第一工序中，也可以是横跨多个区域形成包含素体的构成材料的第一抗蚀剂层后，通过光刻法对第一抗蚀剂层进行图案化。在第二工序中，也可以是横跨多个区域形成包含导体的构成材料的第二抗蚀剂层后，通过光刻法对第二抗蚀剂层进行图案化。在该情况下，与将形成于其它基材上的导体图案及素体图案复制于第一基材上的情况相比，层叠时的位置精度高。因此，可以抑制与层叠方向正交的方向上的位置偏移。在形成层叠体的工序中，也可以是经由剥离层在多个区域上分别形成层叠体。在该情况下，能够容易地将层叠体从第一基材上的区域剥离。在形成层叠体的工序中，也可以是在设定为彼此的分开距离为100μm以下的多个区域上分别形成层叠体。在该情况下，能够增加电子部件的生产数。在第二工序中，也可以是从与区域正交的方向观察，以沿着区域的外缘延伸的方式形成导体图案。在这种情况下，例如，根据以一体化了的状态形成多个层叠体后进行切断的制造方法，切断区域包含素体图案及导体图案，因此，可能很难将切断条件针对每个素体图案及导体图案最优化。根据该电子部件的制造方法，即使在这种情况下也能够提高成品率。附图说明图1是通过第一实施方式所涉及的层叠线圈部件的制造方法制造的层叠线圈部件的立体图；图2是图1所示的层叠线圈部件的分解立体图；图3是表示第一实施方式所涉及的层叠线圈部件的制造方法的流程图；图4是层叠体的立体图；图5是基材的俯视图；图6是概念性地表示第一实施方式所涉及的层叠线圈部件的制造方法的截面图；图7是概念性地表示第一实施方式所涉及的层叠线圈部件的制造方法的截面图；图8是概念性地表示第一实施方式所涉及的层叠线圈部件的制造方法的截面图；图9是表示第二实施方式所涉及的层叠线圈部件的制造方法的流程图；图10是概念性地表示第二实施方式所涉及的层叠线圈部件的制造方法的截面图；图11是概念性地表示第二实施方式所涉及的层叠线圈部件的制造方法的截面图；图12是概念性地表示第二实施方式所涉及的层叠线圈部件的制造方法的截面图；图13是用于说明变形例所涉及的层叠线圈部件的制造方法的图。具体实施方式下面，参照附图，对实施方式进行详细的说明。在说明中，对同一要素或具有同一功能的要素使用同一符号，省略重复的说明。[第一实施方式](层叠线圈部件)参照图1及图2对第一实施方式所涉及的层叠线圈部件进行说明。图1是通过第一实施方式所涉及的层叠线圈部件的制造方法制造的层叠线圈部件的立体图。图2是图1所示的层叠线圈部件的分解立体图。如图1及图2所示，第一实施方式所涉及的层叠线圈部件1具备素体2、安装用导体3、4、多个线圈导体5c、5d、5e、5f及连接导体6、7。素体2呈长方体形状。长方体形状包括角部及棱线部被倒角的长方体形状，及角部及棱线部被圆化的长方体形状。素体2具有端面2a、2b和侧面2c、2d、2e、2f。端面2a、2b相互相对。侧面2c、2d相互相对。侧面2e、2f相互相对。下面，将端面2a、2b的相对方向设为方向D1，将侧面2c、2d的相对方向设为方向D2，及将侧面2e、2f的相对方向设为方向D3。方向D1、方向D2及方向D3相互大致正交。端面2a、2b以连结侧面2c、2d的方式沿着方向D2延伸。端面2a、2b也以连结侧面2e、2f的方式沿着方向D3延伸。侧面2c、2d以连结端面2a、2b的方式沿着方向D1延伸。侧面2c、2d也以连结侧面2e、2f的方式沿着方向D3延伸。侧面2e、2f以连结侧面2c、2d的方式沿着方向D2延伸。侧面2e、2f也以连结端面2a、2b的方式沿着方向D1延伸。侧面2c为安装面，例如在将层叠线圈部件1安装于未图示的其它电子设备(例如，电路基材或电子部件)时为与其它电子设备相对的面。端面2a、2b为从安装面(即侧面2c)连续的面。素体2的方向D1上的长度比素体2的方向D2上的长度及素体2的方向D3上的长度长。素体2的方向D2上的长度和素体2的方向D3上的长度相互同等。即，在本实施方式中，端面2a、2b呈正方形状，侧面2c、2d、2e、2f呈长方形状。素体2的方向D1上的长度可以与素体2的方向D2上的长度及素体2的方向D3上的长度同等，也可以比它们的长度短。素体2的方向D2上的长度及素体2的方向D3上的长度也可以互不相同。此外，在本实施方式中，“同等”除了相等之外，也可以将包含预先设定的范围内的微差或制造误差等的值视为同等。例如，如果多个值包含在该多个值的平均值的±5％的范围内，则该多个值规定为同等。在素体2，设置有凹部21、22、23、24。凹部21、22一体设置，且与安装用导体3对应。凹部23、24一体设置，且与安装用导体4对应。凹部21设置于侧面2c的端面2a侧，朝向侧面2d凹下。凹部22设置于端面2a的侧面2c侧，朝向端面2b凹下。凹部23设置于侧面2c的端面2b侧，朝向侧面2d凹下。凹部24设置于端面2b的侧面2c侧，朝向端面2a凹下。凹部21、22、23、24例如呈相同形状。凹部本文档来自技高网...

【技术保护点】
1.一种电子部件的制造方法，其中，是并行制造具备素体及导体的多个电子部件的电子部件的制造方法，包括：在第一基材的表面上相互分开而设定的多个区域上分别形成成为所述电子部件的层叠体的工序；将所述层叠体从所述区域剥离的工序；和对所述层叠体进行热处理的工序，所述形成层叠体的工序包括：第一工序，将包含所述素体的构成材料且对所述多个区域分别进行了图案化的素体图案分别形成于所述多个区域上；和第二工序，将包含所述导体的构成材料且对所述多个区域分别进行了图案化的导体图案分别形成于所述多个区域上。

【技术特征摘要】
2017.03.02 JP 2017-0395081.一种电子部件的制造方法，其中，是并行制造具备素体及导体的多个电子部件的电子部件的制造方法，包括：在第一基材的表面上相互分开而设定的多个区域上分别形成成为所述电子部件的层叠体的工序；将所述层叠体从所述区域剥离的工序；和对所述层叠体进行热处理的工序，所述形成层叠体的工序包括：第一工序，将包含所述素体的构成材料且对所述多个区域分别进行了图案化的素体图案分别形成于所述多个区域上；和第二工序，将包含所述导体的构成材料且对所述多个区域分别进行了图案化的导体图案分别形成于所述多个区域上。2.根据权利要求1所述的电子部件的制造方法，其中，在所述第一工序中，通过光刻法形成所述素体图案，在所述第二工序中，通过光刻法形成所述导体图案。3.根据权利要求2所述的电子部件的制造方法，其中，在所述第一工序中，通过光刻法将所述素体图案形成于第二基材上后，将所述素体图案分别复...

【专利技术属性】
技术研发人员：石间雄也，青木俊二，近藤真一，松山靖，东基，尾根泽勇介，
申请(专利权)人：TDK株式会社，
类型：发明
国别省市：日本,JP