形成具有STI区的集成电路的方法及所产生的IC结构技术

本发明专利技术涉及形成具有STI区的集成电路的方法及所产生的IC结构，其揭示一种集成电路(IC)形成方法，其中，在一半导体层内形成数个沟槽以界定半导体台面。该方法初始只在该沟槽内形成侧壁间隔体于该半导体台面的暴露侧壁上，而不是立即用隔离材料填满该沟槽以及执行平坦化工艺以在装置形成前完成该STI区。在该侧壁间隔体形成后，使用该半导体台面形成装置(例如，场效应晶体管、硅电阻器等等)，且视需要，在相邻半导体台面之间的沟槽内可形成附加装置(例如，多晶硅电阻器)。随后，沉积中段(MOL)介电质(例如，共形蚀刻停止层及毯覆层间介电质(ILD)层)于该装置上方，藉此填满在该沟槽内的任何残留空间且完成该STI区。也揭示一种使用该方法所形成的IC结构。

Method of forming integrated circuit with STI area and IC structure generated thereby

The present invention relates to a method for forming integrated circuits with STI regions and the resulting IC structure, and discloses an integrated circuit (IC) forming method in which several grooves are formed within a semiconductor layer to define a semiconductor mesa. Instead of filling the groove with isolating material immediately and performing a flattening process to complete the STI region prior to the formation of the device, the method initially forms a side wall spacer on the exposed side wall of the semiconductor mesa. After the side wall spacer is formed, the semiconductor mesa forming device (e.g., field effect transistor, silicon resistor, etc.) is used, and an additional device (e.g., polysilicon resistor) can be formed in a groove between adjacent semiconductor mesas as required. Subsequently, the dielectric (e.g., conformal etching stop layer and blanket-clad interlayer dielectric (ILD) layer of the deposited middle (MOL) are placed above the device, thereby filling any residual space in the groove and completing the STI region. It also reveals a IC structure formed by this method.

【技术实现步骤摘要】
形成具有STI区的集成电路的方法及所产生的IC结构
本专利技术有关于集成电路(IC)，且更特别的是，有关于形成具有浅沟槽隔离(shallowtrenchisolation；STI)区的集成电路(IC)结构的改良方法及所产生的IC结构。
技术介绍
具体而言，在使用绝缘体上覆半导体晶片(例如，绝缘体上覆硅(SOI)晶片)的习知集成电路(IC)加工中，通过形成浅沟槽隔离(STI)区来界定用于装置区的半导体台面。具体言之，此类加工以包括半导体衬底(例如，硅衬底)、在半导体衬底上的绝缘体层(例如，埋藏氧化物(BOX)层)及在绝缘体层上的半导体层(例如，硅层)的绝缘体上覆半导体晶片开始。光刻图案化及蚀刻该半导体层以形成数个沟槽，该沟槽垂直或几乎垂直地延伸穿过半导体层到绝缘体层或进入绝缘体层且侧向包围用于在半导体层内的装置区的半导体台面。然后，沉积隔离材料(例如，氧化硅)以填满该沟槽，且执行平坦化工艺(例如，化学机械研磨(CMP)工艺)以便从半导体台面的顶面移除隔离材料，藉此形成STI区。半导体装置(例如，场效应晶体管(FET)、双极型接面晶体管(BJT)、二极管等等)随后形成于该半导体台面中，以本文档来自技高网...

【技术保护点】
1.一种方法，包含：在一半导体层中形成数个沟槽以界定至少一半导体台面，该半导体台面具有数个第一侧壁；形成在该沟槽内且侧向邻接该半导体台面的该第一侧壁的数个第一侧壁间隔体；在该第一侧壁间隔体的该形成步骤之后且在完全填满该沟槽之前，使用该半导体台面形成一装置；以及，沉积一毯覆层间介电层，其中，该第一侧壁间隔体与该毯覆层间介电层包含不同的介电质材料。

【技术特征摘要】
2017.02.24 US 15/441,7111.一种方法，包含：在一半导体层中形成数个沟槽以界定至少一半导体台面，该半导体台面具有数个第一侧壁；形成在该沟槽内且侧向邻接该半导体台面的该第一侧壁的数个第一侧壁间隔体；在该第一侧壁间隔体的该形成步骤之后且在完全填满该沟槽之前，使用该半导体台面形成一装置；以及，沉积一毯覆层间介电层，其中，该第一侧壁间隔体与该毯覆层间介电层包含不同的介电质材料。2.如权利要求1所述的方法，其中，该第一侧壁间隔体包含氮化硅。3.如权利要求1所述的方法，其中，该毯覆层间介电层的该沉积步骤更包含：沉积该毯覆层间介电层于该沟槽内且于该装置上面。4.如权利要求1所述的方法，更包含，在该毯覆层间介电层的该沉积步骤之前，形成一共形蚀刻停止层于该装置上方且于该沟槽内，其中，该共形蚀刻停止层包含与该毯覆层间介电层不同的介电质材料。5.如权利要求1所述的方法，其中，该装置的该形成步骤包含：形成栅极于该半导体台面的顶面上，其中，该方法更包含，在该装置的该形成步骤之后且在该毯覆层间介电层的该沉积步骤之前，实质同时地形成数个第二侧壁间隔体及数个第三侧壁间隔体，致使该第二侧壁间隔体侧向邻接该栅极的第二侧壁，且致使该第三侧壁间隔体在该沟槽内侧向邻接该第一侧壁间隔体，以及其中，该第二侧壁间隔体及该第三侧壁间隔体包含与该第一侧壁间隔体不同的介电质材料。6.如权利要求5所述的方法，其中，该栅极具有在该半导体台面的该顶面上面的第一部分与在该沟槽内的第二部分。7.一种方法，包含：提供一绝缘体上覆半导体晶片，其包含衬底、在该衬底上的半导体层，以及在该半导体层上的绝缘体层；在该半导体层中形成数个沟槽以在该绝缘体层上界定多个半导体台面，其中，该半导体台面具有数个第一侧壁；在该沟槽内形成侧向邻接该半导体台面的该第一侧壁的数个第一侧壁间隔体；在该第一侧壁间隔体的该形成步骤之后，使用该半导体台面形成数个装置，且在该装置的该形成步骤期间，在侧向位于相邻半导体台面之间的沟槽内形成一附加装置；以及，沉积一毯覆层间介电层，其中，该第一侧壁间隔体与该层间介电层包含不同的介电质材料。8.如权利要求7所述的方法，其中，该第一侧壁间隔体包含氮化硅。9.如权利要求7所述的方法，其中，该毯覆层间介电层的该沉积步骤更包含：沉积该毯覆层间介电层于该沟槽中的至少一些内且于该附加装置及该装置上面。10.如权利要求7所述的方法，更包含，在该毯覆层间介电层的该沉积步骤之前，沉积共形蚀刻停止层，其中，该共形蚀刻停止层包含与该毯覆层间介电层不同的介电质材料。11.如权利要求7所述的方法，其中，该装置的该形成步骤包含：至少使用一第一半导体台面形成一...

【专利技术属性】
技术研发人员：安东尼·K·史塔佩尔，史蒂芬·M·宣克，西瓦·P·阿度苏米利，
申请(专利权)人：格芯公司，
类型：发明
国别省市：开曼群岛,KY