半导体装置以及数据同步方法制造方法及图纸

本发明专利技术涉及半导体装置以及数据同步方法。在将与第一时钟信号同步的输入数据与第二时钟信号同步化时，生成将第二时钟信号延迟规定时间后的信号来作为第一延迟时钟信号，生成将第一延迟时钟信号延迟规定时间后的信号来作为第二延迟时钟信号。在此，在第二时钟信号从第一逻辑值转变为第二逻辑值的定时将输入数据导入并得到为第一导入数据，并且，在第二延迟时钟信号从第一逻辑值转变为第二逻辑值的定时将输入数据导入并得到为第二导入数据。此外，将第二时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值导入为第一时钟值，将第一延迟时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值导入为第二时钟值。

Semiconductor device and data synchronization method

The invention relates to a semiconductor device and a data synchronization method. When the input data synchronized with the first clock signal and the second clock signal are synchronized, a signal that delays the second clock signal for a specified time is generated as the first delay clock signal, and a signal that delays the first delay clock signal for a specified time is generated as the second delay clock signal. Herein, the input data is imported and obtained as the first imported data at the timing when the second clock signal changes from the first logical value to the second logical value, and the input data is imported and obtained as the second imported data at the timing when the second delay clock signal changes from the first logical value to the second logical value. In addition, the value of the first clock signal at the point at which the second clock signal is converted from the first logic value to the second logic value is imported into the first clock value, and the value of the first clock signal at the point at which the first delay clock signal is converted from the first logic value to the second logic value is imported into the second clock value.

【技术实现步骤摘要】
半导体装置以及数据同步方法
本专利技术涉及将数据同步化的半导体装置以及数据同步方法。
技术介绍
现在，作为在半导体装置中形成的数据处理电路，实施时钟同步设计后的电路成为主流。此外，近年来，为了针对这样的数据处理电路谋求高速化和低功耗化，存在使构成该数据处理电路的各功能模块根据彼此非同步的独立的时钟信号工作的情况。例如，在将由根据第一时钟信号进行工作的第一功能模块生成的输出信号转送到根据第二时钟信号进行工作的第二功能模块的情况下，第二功能模块所包含的触发器（以下，也称为FF）与第二时钟信号同步地进行该输出信号的导入。可是，在FF中，为了正确地导入向自身输入的数据而在时钟信号的上升或下降沿的时间点的前后规定必须使数据维持为固定值（逻辑值0或1）的数据变化禁止期间（建立时间、保持时间）。在这样的数据变化禁止期间中，产生当输入数据的值发生变化时FF的输出遍及规定时间振荡而成为不定值的、所谓的亚稳态。当产生亚稳态时，在规定期间后，FF的输出稳定，但是，其输出值与输入的数据的值未必相同，因此，产生未将输入的数据正确地传播到后级的FF中这样的问题。因此，当在根据彼此非同步的时钟信号进行工作的功能模块间直接进行数据的转送时，产生在接收侧的功能模块的FF中产生亚稳态这样的问题。因此，为了消除起因于亚稳态的问题，提出了包含在时钟信号的上升沿的定时导入数据的第一FF以及在该时钟信号的下降沿的定时导入数据的第二FF的同步化电路（例如，参照专利文献1）。在该同步化电路中，如以下那样选择第一FF的输出信号和第二FF的输出信号之中的一个，通过第三FF在时钟信号的定时导入并输出其选择结果。也就是说，对输入的数据的值与第一FF的输出信号的值是否相同进行判定，在相同的情况下，选择第一FF的输出信号，另一方面，在两者不一致的情况下，选择第二FF的输出信号。即，在输入的数据的值与从第一FF输出的输出信号的值不同的情况下，产生如下这样的问题：在上述的数据变化禁止期间中数据的值发生变化，在第一FF的输出产生亚稳态。因此，此时，选择第一和第二FF的输出结果之中的第二FF的输出结果，将其经由第三FF输出。现有技术文献专利文献专利文献1：日本特开2009-147869号公报。专利技术要解决的课题可是，在上述的同步化电路的结构中，当数据的发送源的时钟信号（称为第一时钟信号）的频率比在同步化电路中使用的时钟信号（称为第二时钟信号）高时，存在数据的变化周期比第二时钟信号的周期短的情况。因此，在该情况下，输入的数据的值与第一FF的输出信号的值是否一致的判定结果不管是否产生亚稳态都依赖于输入的数据的值的变化。因此，在数据的发送源的第一时钟信号的频率比第二时钟信号高的情况下，不能使用上述的以往的同步化电路。
技术实现思路
因此，本专利技术的目的在于提供能够在不使起因于亚稳态的问题产生的情况下使用与第一时钟信号非同步且频率不同的第二时钟信号将与该第一时钟信号同步的数据同步化的半导体装置以及数据同步方法。用于解决课题的方案本专利技术的半导体装置是，一种半导体装置，将与交替地重复第一逻辑值和第二逻辑值的状态的第一时钟信号同步的输入数据与交替地重复所述第一逻辑值和所述第二逻辑值的状态的第二时钟信号同步化，具有：时钟延迟部，生成将所述第二时钟信号延迟规定时间后的信号来作为第一延迟时钟信号，并且，生成将所述第一延迟时钟信号延迟所述规定时间后的信号来作为第二延迟时钟信号；第一同步导入部，在所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第一导入数据；第二同步导入部，在所述第二延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第二导入数据；时钟值导入部，将所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第一时钟值，并且，将所述第一延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第二时钟值；以及输出部，在所述第一时钟值和所述第二时钟值都表示所述第一逻辑值的情况下，输出使用所述第二时钟信号将所述第一导入数据同步化后的数据来作为同步化数据，另一方面，在所述第一时钟值和所述第二时钟值之中的一个或双方表示所述第二逻辑值的情况下，输出使用所述第二时钟信号将所述第二导入数据同步化后的数据来作为所述同步化数据。本专利技术的数据同步方法是，一种数据同步化方法，将与交替地重复第一逻辑值和第二逻辑值的状态的第一时钟信号同步的输入数据与交替地重复所述第一逻辑值和所述第二逻辑值的状态的第二时钟信号同步化，生成将所述第二时钟信号延迟规定时间后的信号来作为第一延迟时钟信号，并且，生成将所述第一延迟时钟信号延迟所述规定时间后的信号来作为第二延迟时钟信号，在所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第一导入数据，并且，在所述第二延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第二导入数据，得到所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值来作为第一时钟值，并且，得到所述第一延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值来作为第二时钟值，在所述第一时钟值和所述第二时钟值都表示所述第一逻辑值的情况下，输出使用所述第二时钟信号将所述第一导入数据同步化后的数据来作为同步化数据，另一方面，在所述第一时钟值和所述第二时钟值之中的一个或双方表示所述第二逻辑值的情况下，输出使用所述第二时钟信号将所述第二导入数据同步化后的数据来作为所述同步化数据。专利技术效果在本专利技术中，在将与第一时钟信号同步的输入数据与第二时钟信号同步化时，得到第二时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值来作为第一时钟值，并且，得到使第二时钟信号延迟规定时间后的第一延迟时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值来作为第二时钟值。进而，在第二时钟信号从第一逻辑值转变为第二逻辑值的定时将输入数据导入并将其作为第一导入数据得到，并且，在将第二时钟信号延迟规定时间的2倍的时间后的第二延迟时钟信号从第一逻辑值转变为第二逻辑值的定时将输入数据导入并将其作为第二导入数据得到。此时，在第一时钟值和第二时钟值都表示第一逻辑值的情况下，第一时钟信号从第一逻辑值转变为第二逻辑值的时间点与第二时钟信号从第一逻辑值转变为第二逻辑值的时间点必定分离规定时间以上。也就是说，此时，在根据第二时钟信号导入的上述第一导入数据中未产生亚稳态，因此，作为同步化数据输出将该第一导入数据与第二时钟信号同步后的数据。另一方面，在第一时钟值和第二时钟值之中的一个或双方表示第二逻辑值的情况下，第一时钟信号从第一逻辑值转变为第二逻辑值的时间点与第二延迟时钟信号从第一逻辑值转变为第二逻辑值的时间点必定分离规定时间以上。也就是说，此时，在根据第二延迟时钟信号导入的上述第二导入数据中未产生亚稳态，因此，作为同步化数据输出将根据第二延迟时钟信号导入的上述第二导入数据与第二时钟信号同步后的数据。在此，在本专利技术中，基于第二时钟信号从第一逻辑值转变为第二逻辑值的时间点处的第一时钟信号的值（第一时钟值）和第一本文档来自技高网...

【技术保护点】
1.一种半导体装置，将与交替地重复第一逻辑值和第二逻辑值的状态的第一时钟信号同步的输入数据与交替地重复所述第一逻辑值和所述第二逻辑值的状态的第二时钟信号同步化，其特征在于，具有：时钟延迟部，生成将所述第二时钟信号延迟规定时间后的信号来作为第一延迟时钟信号，并且，生成将所述第一延迟时钟信号延迟所述规定时间后的信号来作为第二延迟时钟信号；第一同步导入部，在所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第一导入数据；第二同步导入部，在所述第二延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第二导入数据；时钟值导入部，将所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第一时钟值，并且，将所述第一延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第二时钟值；以及输出部，在所述第一时钟值和所述第二时钟值都表示所述第一逻辑值的情况下，输出使用所述第二时钟信号将所述第一导入数据同步化后的数据来作为同步化数据，另一方面，在所述第一时钟值和所述第二时钟值之中的一个或双方表示所述第二逻辑值的情况下，输出使用所述第二时钟信号将所述第二导入数据同步化后的数据来作为所述同步化数据。...

【技术特征摘要】
2017.02.23 JP 2017-0325701.一种半导体装置，将与交替地重复第一逻辑值和第二逻辑值的状态的第一时钟信号同步的输入数据与交替地重复所述第一逻辑值和所述第二逻辑值的状态的第二时钟信号同步化，其特征在于，具有：时钟延迟部，生成将所述第二时钟信号延迟规定时间后的信号来作为第一延迟时钟信号，并且，生成将所述第一延迟时钟信号延迟所述规定时间后的信号来作为第二延迟时钟信号；第一同步导入部，在所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第一导入数据；第二同步导入部，在所述第二延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的定时将所述输入数据导入并得到为第二导入数据；时钟值导入部，将所述第二时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第一时钟值，并且，将所述第一延迟时钟信号从所述第一逻辑值转变为所述第二逻辑值的时间点处的所述第一时钟信号的值导入为第二时钟值；以及输出部，在所述第一时钟值和所述第二时钟值都表示所述第一逻辑值的情况下，输出使用所述第二时钟信号将所述第一导入数据同步化后的数据来作为同步化数据，另一方面，在所述第一时钟值和所述第二时钟值之中的一个或双方表示所述第二逻辑值的情况下，输出使用所述第二时钟信号将所述第二导入数据同步化后的数据来作为所述同步化数据。2.根据权利要求1所述的半导体装置，其特征在于，所述第一同步导入部和所述第二同步导入部的每一个包含触发器，所述规定时间为对所述触发器的建立时间加上保持时间后的时间以上的时间。3.根据权利要求1或2所述的半导体装置，其特征在于，所述第一时钟信号与所述第二时钟信号非同步，并且，所述第一时钟信号的频率与所述第二时钟信号的频率不同。4.根据权利要求...

【专利技术属性】
技术研发人员：上原辉昭，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：日本,JP