锁相回路锁定指示器制造技术

一种用于锁相回路的锁定检测电路，其包含电路，所述电路经配置以从一或多个相位检测器接收第一向上及向下输出及第二向上及向下输出，且经配置以从所述第一向上及向下输出及所述第二向上及向下输出确定所述锁相回路被锁定到参考时钟的程度。

【技术实现步骤摘要】
【国外来华专利技术】【专利说明】锁相回路锁定指示器相关串请案的交叉参考本申请案主张2013年2月22日申请的第61/767，980号美国临时申请案的权益，所述临时申请案的全部内容宛如全文陈述般以引用的方式并入本文中。
本专利技术涉及锁相回路，且特定来说，涉及锁相回路锁定指示器。
技术介绍
锁相回路(PLL)电路为产生输出信号(其相位相对于输入参考信号的相位为恒定)的反馈系统。除了同步信号之外，锁相回路可产生频率，所述频率为输入频率的倍数。举例来说，图1中展示典型的PLL电路100。PLL 100包含相位检测器(PFD) 102、电荷栗104、回路滤波器106及VC0 108。相位检测器102将所述输入信号与反馈信号作比较。PFD 102检测参考信号Fref与反馈信号之间的相位及频率中的差异并基于所述反馈频率滞后于还是领先于所述参考频率而产生“向上”U或“向下”D控制信号。这些“向上”或“向下”控制信号分别确定VC0 108需要以较高还是较低频率操作。PFD 102将这些“向上”及“向下”信号输出到电荷栗104。如果电荷栗104接收到向上信号，那么将电流驱动到回路滤波器106中。相反地，如果其接收到向本文档来自技高网...

【技术保护点】
一种电路，其指示锁相回路PLL的输出信号的划分缩小版本何时具有足够接近于输入参考时钟信号的频率的频率，其中所述电路评估所述PLL相频检测器PFD的所述输出信号以确立所述PLL锁定到所述输入参考时钟的程度。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：弗莱德瑞克·布奇，克里斯廷·阿尔比那，永·云永斯谷尔，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国;US