锁相环路监视电路制造技术

本揭露实施例涉及锁相环路监视电路。一种经配置以输出时钟信号的时钟分布电路包含：第一电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用所述参考时钟信号而锁定；第二电路，其经配置以使用所述参考时钟信号来提供输出信号及指示信号，所述指示信号指示所述输出信号是否用所述参考时钟信号而锁定；及监视电路，其耦合到所述第一及第二电路，且经配置以使用所述第一参考信号、所述第二参考信号、所述输出信号及所述指示信号中的至少一者来确定所述第二电路是否正确地运行。

【技术实现步骤摘要】
锁相环路监视电路
本揭露实施例关于锁相环路(“PLL”)电路。
技术介绍
锁相环路(“PLL”)电路已广泛地用于模拟电系统及通信系统中。在日益严格的时序约束内操作的现今高性能系统中，PLL电路还已用于数字电子电路及/或混合信号(即，模拟及数字)电路中。举例来说，充当时钟信号分布器的PLL电路通常包含在单芯片系统(SoC)电路内以用于多种应用中，例如，举例来说，汽车应用(例如，汽车安全完整性等级(ASIL)应用)、专用集成电路(ASIC)等。PLL电路带给时钟分布的一些关键优势是相位/延迟补偿、频率倍增及工作循环校正。PLL电路使得周期性信号或时钟信号能够与参考时钟信号的频率倍数进行相位对准。顾名思义(即，锁相)，PLL电路的输出锁定到传入参考时钟信号上且以等于参考时钟信号的平均频率的频率产生周期性输出信号。当PLL输出信号(即，PLL电路的输出)跟踪参考时钟信号时，使得PLL输出信号的相位与参考时钟信号的相位之间的差随时间保持恒定，所述PLL电路称为“锁定”的。
技术实现思路
本揭露实施例提供一种经配置以输出时钟信号的时钟分布电路，其包括：第一电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用所述参考时钟信号而锁定；第二电路，其经配置以使用所述参考时钟信号来提供输出信号及指示信号，所述指示信号指示所述输出信号是否用所述参考时钟信号而锁定；及监视电路，其耦合到所述第一及第二电路，且经配置以使用所述第一参考信号、所述第二参考信号、所述输出信号及所述指示信号中的至少一者来确定所述第二电路是否正确地运行。本揭露又一实施例提供一种经配置以输出时钟信号的时钟分布电路，其包括：第一锁相环路PLL电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用所述参考时钟信号而锁定；第二PLL电路，其经配置以使用所述参考时钟信号来提供PLL输出信号及指示信号，所述指示信号指示所述PLL输出信号是否用所述参考时钟信号而锁定；及PLL监视电路，其耦合到所述第一及第二PLL电路，且经配置以使用所述第一参考信号、所述第二参考信号、所述PLL输出信号及所述指示信号中的至少一者来确定所述第二PLL电路是否正确地运行，且使用所述第一参考信号及所述第二参考信号中的至少一者来确定所述第一PLL电路是否正确地运行。本揭露另一实施例提供一种方法，其包括：使用参考锁相环路PLL电路来提供第一参考信号及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用参考时钟信号而锁定；使用主要PLL电路来提供指示信号及输出信号，其中所述指示信号指示所述输出信号是否用所述参考时钟信号而锁定；及使用所述第一参考信号、所述第二参考信号、所述输出信号及所述指示信号中的至少一者而确定主要PLL电路是否正确地运行。附图说明当借助附图阅读时，从以下详细说明最佳地理解本揭露的方面。注意，各种特征未必按比例绘制。实际上，为论述的清晰起见，可任意地增大或减小各种特征的尺寸。图1图解说明根据一些实施例的包含PLL监视电路的锁相环路(PLL)架构的示范性框图。图2A图解说明根据一些实施例的图1的PLL监视电路的最小脉冲违规(MPV)监视器的示范性电路图。图2B图解说明根据一些实施例的图1的PLL监视电路的PLL输出信号(PLL_OS)监视器的示范性电路图。图2C图解说明根据一些实施例的图1的PLL监视电路的锁定时间(LT)监视器的示范性电路图。图2D图解说明根据一些实施例的图1的PLL监视电路的失锁(LoL)监视器的示范性电路图。图2E图解说明根据一些实施例的图1的PLL监视电路的PLL频率(PLL_F)监视器的示范性电路图。图3图解说明根据各种实施例的用以操作图2A的MPV监视器的多组信号波形。图4图解说明根据各种实施例的用于操作图1的PLL监视电路的方法的示范性流程图。具体实施方式以下揭露内容描述用于实施标的物的不同特征的各种示范性实施例。以下描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不打算为限制性的。举例来说，将理解，当元件称为被“连接到”或“耦合到”另一元件时，所述元件可直接连接到或耦合到所述另一元件，或可存在一或多个介入元件。鉴于PLL(锁相环路)电路针对各种类型的应用在SoC中的一般用途，如上文所描述，PLL电路的性能及可靠性可决定SoC的总体性能。源于PLL电路的各种问题可不利地影响SoC的总体性能。举例来说，PLL电路可提供不正确结果，例如PLL输出信号(例如，时钟信号)的不正确频率、PLL输出信号的不正确工作循环、固定或浮动的PLL输出信号(例如，固定在高或低逻辑状态下)等。在另一实例中，PLL电路可提供不可靠结果，例如先前锁定的PLL输出信号的丢失、PLL输出信号的一或多个遗漏脉冲、PLL输出信号的一或多个额外(例如，不需要)脉冲、与不可容忍的抖动噪声量相关联的PLL输出信号等。在又一实例中，尽管PLL电路可最终提供最终锁定的正确且可靠PLL输出信号，但PLL电路可花费超过预定义阈值的时间量，此不利地影响SoC的总体性能。本揭露提供PLL架构的各种实施例，所述PLL架构可自我检测上文所提及问题中的一或多者的存在，且因此确保所提供PLL输出信号(例如，时钟信号)是正确且可靠的。在一些实施例中，PLL架构包含参考PLL电路、主要PLL电路以及耦合到参考PLL电路及主要PLL电路的PLL监视电路。所述PLL监视电路经配置以动态地检测可发生于主要PLL电路中的上文所提及问题中的一或多者的存在。根据各种实施例，如本文中所使用的术语“动态地”係指如下情景：PLL监视电路可在主要PLL电路操作(例如，在PLL输出信号被锁定之前及/或之后)的任何时候监视及检测上文所提及问题中的任何一或多者。通过动态地监视主要PLL电路，使用所揭露PLL架构作为信号时钟分布器/源的SoC电路可在发生对整个SoC电路的任何进一步负面影响之前被告知。此外，在一些实施例中，PLL监视电路使用由参考PLL电路提供的一或多个PLL参考信号来检测在主要PLL电路的操作期间是否发生上文所提及问题中的一或多者。在此些实施例中，所揭露PLL架构可自我检查参考PLL电路以确定将使用的PLL参考信号是否可靠，借此确保准确地检测到上文所提及问题中的一或多者。图1图解说明根据各种实施例的所揭露PLL架构100的示范性框图。如所展示，PLL架构100包含第一PLL电路102(下文中称为“主要PLL电路”)、第二PLL电路104(下文中称为“参考PLL电路”)以及耦合到主要PLL电路102及参考PLL电路104的PLL监视电路106。如上文所提及，每一PLL电路经配置以用参考时钟信号来“锁定”PLL输出信号。举例来说，在一些实施例中，主要PLL电路102经配置以接收可用作主要PLL电路102的参考时钟信号的输入信号101，且执行下文将简短地论述的一或多个对应PLL功能以提供两个输出信号105及107。在一些实施例中，信号105可为经配置以用参考时钟信号101锁定的上文所提及PLL输出信号(即，时钟信号)。并且，信号107可用于指示主要PLL电路102是否被锁定(即，信号105是否用参考时钟信号1本文档来自技高网...

【技术保护点】
1.一种经配置以输出时钟信号的时钟分布电路，其包括：第一电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指示所述第一参考信号是否用所述参考时钟信号而锁定；第二电路，其经配置以使用所述参考时钟信号来提供输出信号及指示信号，所述指示信号指示所述输出信号是否用所述参考时钟信号而锁定；及监视电路，其耦合到所述第一及第二电路，且经配置以使用所述第一参考信号、所述第二参考信号、所述输出信号及所述指示信号中的至少一者来确定所述第二电路是否正确地运行。

【技术特征摘要】
2016.11.29 US 62/427,724;2017.09.21 US 15/711,2011.一种经配置以输出时钟信号的时钟分布电路，其包括：第一电路，其经配置以使用参考时钟信号来提供第一及第二参考信号，其中所述第二参考信号指...

【专利技术属性】
技术研发人员：山迪普·库玛·乔尔，陈继展，史丹利·约翰，李云汉，黄彦皓，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71