A phase locked loop circuit includes: the logic unit generates a first signal according to the reference clock signal and the feedback clock signal oscillator synthesis; to frequency signal as the maximum cycle count, count of the clock signal synthesis cycles; in the reference clock signal when the active edge computing currently counting number of cycles relative to the maximum value of the remaining cycle count count, second digital signal output represents the remaining count value corresponding to time; time to digital converter in multi phase clock respectively under transient signals of the first logic unit output value of the formation of discrete signal; when discrete signals represent the first signal to effective edge flip or from the active edge turning, the two discrete signal and the distance between the third digital signal output; numerical control oscillator A phase clock and corresponding effective edges are selected from the multi-phase clock to output a composite clock signal. The phase locked loop circuit has less power consumption.
【技术实现步骤摘要】
本专利技术涉及一种锁相环电路。
技术介绍
锁相环(PLL, Phase Locked Loop )，通常是指一种应用于通信接收机中 的电路，其作用是对接收到的包含时钟的信号进行处理，并从中提取某个时 钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得接收 到的信号和仿制的时钟信号从某种角度看来是同步的或相关的。由于仿制的 时钟信号相对于所接收到的信号中的时钟信号具有一定的相差，因此也被称 为锁相器。锁相环有很多种类，可以是数字的、模拟的或是数模混合的。美国专利申请公布说明书US 2003/0234693中提到了一种全数字锁相环(ADPLL, All Digital Phase Locked Loop )。参照图1所示，所述的全数字锁 相环用于比较所接收的输入参考时钟信号FREF和自身的输出反馈信号的相 差，并且根据所述相差对自身的输出反馈信号进行调整后通过功放145输出 合成信号RF—OUT。所述全数字锁相环包括用于对所述输入参考时钟信号和 输出反馈信号的相差进行计算的相位探测器120。所述相位探测器120包括三 端输入信号，第一端输入信号来自于参...
【技术保护点】
一种锁相环电路，包括，自由环振、时间－数字转换器、数控振荡器和逻辑单元，其特征在于， 所述逻辑单元用于根据所获取的参考时钟信号和所述数控振荡器反馈的合成时钟信号生成第一信号；以所获取的分频信号作为循环计数的最大值，对所述合成时钟信号的 周期数进行计数；在所获取的参考时钟信号的有效边沿计算当前已计数周期数相对所述循环计数最大值的剩余未计数值，输出代表剩余未计数值对应时间的第二数字信号； 所述时间－数字转换器用于在所述自由环振提供的多相位时钟下分别将所述逻辑单元输出的第 一信号的瞬态值形成离散信号；当有离散信号分别表示所述第一信号向有效边沿翻转或从有效边沿翻...
【技术特征摘要】
【专利技术属性】
技术研发人员：刘渭，李伟，任鹏，林庆龙，王阳元，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：11[中国|北京]
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