A phase locked loop circuit includes a time detector is used for outputting a first digital signal, the first digital signal used in the time domain representation of periodic cumulative reference clock signal value and the feedback clock signal cycle addition value difference, the feedback cycle of the clock signal accumulation value in the time domain for the said period accumulation the synthesis of clock signal with a frequency division value product; divider for applying the first digital signal frequency divided by the number second, the output of digital signal transmission; function (alpha (Z - 1) + P) / (Z - 1) digital loop filter, for accumulating the second digital signal output, NC the signal transmission function; (z =, - 1) / (1 -, - z = 1) of the digitally controlled oscillator for generating synthetic clock signal according to the control signal. The phase locked loop circuit has the advantages of simple structure, low power consumption and stable performance.
【技术实现步骤摘要】
本专利技术涉及锁相环电路，特别是涉及一种全数字锁相环电路。
技术介绍
锁相环(PLL， Phase Locked Loop ),通常是指一种应用于通信接收机中 的电路，其作用是对接收到的包含时钟的信号进行处理，并从中提取某个时 钟的相位信息。或者说，对于接收到的信号，仿制一个时钟信号，使得接收 到的信号和仿制的时钟信号从某种角度看来是同步的或相关的。由于仿制的 时钟信号相对于所接收到的信号中的时钟信号具有一定的相差，因此也被称 为锁相器。锁相环有很多种类，可以是数字的、模拟的或是数模混合的。美国专利申请公布说明书US6809598中提到了 一种全数字锁相环 (ADPLL， All Digital Phase Locked Loop )。参照图1所示，所述的全凄t字锁 相环用于比较所接收的输入参考时钟信号CHANNEL和自身输出信号的反馈 时钟信号Rv(k)的相差，并且根据所述相差对自身的输出进行调整后输出合成 时钟信号fv。所述全数字锁相环包括用于对所述输入参考时钟信号CHANNEL和反 馈时钟信号Rv(k)的相差进行计算的相位检测器(Phase Detect...
【技术保护点】
一种锁相环电路，其特征在于，包括： 时间检测器，用于输出第一数字信号，所述第一数字信号在时间域上用于表示参考时钟信号的周期累加值与反馈时钟信号的周期累加值的差，所述反馈时钟信号的周期累加值在时间域上表示为合成时钟信号的周期累加值与分频 数的乘积； 除法器，用于将所述时间检测器输出的第一数字信号除以分频数，输出第二数字信号； 数字环路滤波器，用于累加所述除法器输出的第二数字信号，输出数控信号，所述数字环路滤波器的传输函数为［α（ｚ－１）＋ρ］／（ｚ－１），α、ρ 为控制参数； 数控振荡器，用于根据所述数字环路滤波器输出的数控信号产生合成时钟信号...
【技术特征摘要】
【专利技术属性】
技术研发人员：刘渭，李伟，任鹏，林庆龙，王阳元，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：11[中国|北京]
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