制造半导体器件的方法技术

一种制造半导体器件的方法包括：在测试晶片的单元区域中形成晶体管；在单元区域中的第一测试单元上形成第一测试图案，第一测试图案电连接到晶体管；以及使用电子束扫描第一测试图案。在单元区域中形成晶体管包括图案化测试晶片的上部以形成有源图案、在有源图案上形成源极/漏极区域、形成交叉有源图案延伸的栅电极、形成联接到源极/漏极区域的有源接触、以及形成联接到栅电极的栅极接触。

A method of manufacturing semiconductor devices

A method of making a semiconductor device consists of forming a transistor in the unit area of the test chip; forming a first test pattern on the first test unit in the unit area; the first test pattern is electrically connected to the transistor; and the first test pattern is scanned using the electron beam. In the unit area, the formation of transistors includes the upper part of the patterned test chip to form an active pattern, form a source / drain zone on the active pattern, form a gate electrode that extends the cross active pattern, form an active contact that is connected to the source / drain region, and form a gate contact connected to the gate electrode.

【技术实现步骤摘要】
制造半导体器件的方法
本专利技术构思的示例性实施方式涉及制造半导体器件的方法，更具体地，涉及检测半导体器件的工艺缺陷的方法以及包括其的制造半导体器件的方法。
技术介绍
半导体器件由于其小尺寸、多功能能力和低制造成本是电子工业中广泛使用的部件。半导体器件可以被分为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储元件和逻辑元件的混合半导体器件中的一种。随着半导体器件在电子工业中的使用继续增加，需要具有高可靠性、高速度和多功能能力的半导体器件。随着半导体器件被制造为满足这些需求，半导体器件变得更加复杂和高度集成。
技术实现思路
本专利技术构思的示例性实施方式提供了制造由于检测工艺缺陷的改善的工艺而具有提高的可靠性的半导体器件的方法。根据本专利技术构思的示例性实施方式，一种制造半导体的方法包括：在测试晶片的单元区域中形成多个晶体管；在测试晶片的单元区域中的第一测试单元上形成第一测试图案，其中第一测试图案电连接到晶体管；以及使用电子束扫描第一测试图案。在单元区域中形成晶体管包括通过图案化测试晶片的上部形成多个有源图案、在有源图案上形成多个源极/漏极区域、形成交叉有源图案延伸的多个栅电极、形成联接到源极/漏极区域的多个有源接触、以及形成联接到栅电极的多个栅极接触。根据本专利技术构思的示例性实施方式，一种制造半导体的方法包括对测试晶片的单元区域执行电子束检查工艺。测试晶片的单元区域包括：多个第一有源图案；多个第二有源图案；限定第一有源图案和第二有源图案的器件隔离层，其中第一有源图案和第二有源图案的上部垂直地凸出超过器件隔离层；交叉第一有源图案和第二有源图案延伸的多个栅电极；以及电连接到第一有源图案和第二有源图案及栅电极中的至少一个的多个测试图案。第一有源图案和栅电极构成多个p沟道金属氧化物场效应(PMOS)晶体管，第二有源图案和栅电极构成多个n沟道金属氧化物场效应(NMOS)晶体管。根据本专利技术构思的示例性实施方式，一种制造半导体的方法包括：在测试晶片的第一逻辑单元上形成多个逻辑晶体管；在测试晶片的第一逻辑单元上形成第一测试图案，其中第一测试图案电连接到逻辑晶体管；以及使用电子束扫描第一测试图案。第一逻辑单元包括p沟道金属氧化物场效应(PMOSFET)区域和n沟道金属氧化物场效应(NMOSFET)区域。逻辑晶体管包括在PMOSFET区域中并且在第一方向上延伸的多个第一有源图案、在NMOSFET区域中并且在第一方向上延伸的多个第二有源图案、以及在交叉第一方向的第二方向上延伸并且交叉第一有源图案和第二有源图案延伸的多个栅电极。根据本专利技术构思的示例性实施方式，一种制造半导体器件的方法包括：在测试晶片的单元区域中形成多个第一有源图案；在单元区域中形成多个第二有源图案；形成限定第一有源图案和第二有源图案的器件隔离层，其中第一有源图案和第二有源图案的上部垂直地凸出超过器件隔离层；形成交叉第一有源图案和第二有源图案延伸的多个栅电极；形成电连接到第一有源图案和第二有源图案及栅电极中的至少一个的多个测试图案，其中第一有源图案和栅电极构成多个p沟道金属氧化物场效应(PMOS)晶体管，第二有源图案和栅电极构成多个n沟道金属氧化物场效应(NMOS)晶体管；将电子束照射到测试图案上；以及通过响应于将电子束照射到测试图案上扫描从测试图案发射的电子而检测至少一个工艺缺陷。附图说明通过参照附图详细描述本专利技术构思的示例性实施方式，本专利技术构思的以上和另外的特征将变得更加明显，附图中：图1示出描述根据本专利技术构思的示例性实施方式的检测半导体器件的工艺缺陷和制造半导体器件的方法的流程图。图2示出显示了根据本专利技术构思的示例性实施方式的其上形成晶体管的晶片的俯视图。图3、6和9示出图2的一个芯片中的单元区域，并且显示了根据本专利技术构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。图4示出显示了根据本专利技术构思的一示例性实施方式的图3的部分M的放大俯视图。图5A、5B和5C分别示出根据本专利技术构思的示例性实施方式的沿着图4的线A-A'、B-B'和C-C'截取的剖视图。图7示出显示了根据本专利技术构思的一示例性实施方式的图6的部分M的放大俯视图。图8A、8B和8C分别示出根据本专利技术构思的示例性实施方式的沿着图7的线A-A'、B-B'和C-C'截取的剖视图。图10示出显示了根据本专利技术构思的一示例性实施方式的扫描图9的第一测试单元的电子束的简化剖视图。图11和13示出分别显示了图3的部分M和图7的部分M的放大俯视图，并且显示了根据本专利技术构思的示例性实施方式的存储单元。图12A、12B和12C分别示出根据本专利技术构思的示例性实施方式的沿着图11的线A-A'、B-B'和C-C'截取的剖视图。图14A、14B和14C分别示出根据本专利技术构思的示例性实施方式的沿着图13的线A-A'、B-B'和C-C'截取的剖视图。图15示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，并且显示了根据本专利技术构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。图16示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，并且显示了根据本专利技术构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。图17示出形成在图2的一个芯片中的单元区域中的测试图案的俯视图，并且显示了根据本专利技术构思的示例性实施方式的检测半导体器件的工艺缺陷的方法。图18示出描述检测半导体器件的工艺缺陷的方法的流程图，并且显示了根据本专利技术构思的示例性实施方式的制造半导体器件的方法。图19示出显示了根据本专利技术构思的一示例性实施方式的从已经经历了第一工艺的晶片组中选择的测试晶片的俯视图。图20、21和24示出显示了根据本专利技术构思的一示例性实施方式的一个芯片中的单元区域的俯视图。图22示出根据本专利技术构思的一示例性实施方式的显示了图21的部分N的放大俯视图。图23A、23B和23C分别是根据本专利技术构思的示例性实施方式的沿着图22的线A-A'、B-B'和C-C'截取的剖视图。具体实施方式在下文中将参照附图更全面地描述本专利技术构思的示例性实施方式。在附图通篇，相同的附图标记可以指相同的元件。为了描述的容易，在这里可以使用诸如“在……之下”、“在……下面”、“下部”、“在……下方”、“在……之上”、“上部”等的空间关系术语来描述如图中所示的一个元件或特征与另外的元件(们)或特征(们)的关系。将理解，除了图中所绘的取向之外，空间关系术语旨在还涵盖装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”或“下方”的元件将取向为“在”所述另外的元件或特征“之上”。因此，示例性术语“在……下面”和“在……下方”能包含上和下两个方向。还将理解，当一部件被称为“在”另一部件“上”、“连接到”、“联接到”或“邻近于”另一部件时，它能直接在所述另一部件上、连接到、联接到或邻近于所述另一部件，或者也可以存在居间部件。还将理解，当一部件被称为“在”两个部件“之间”时，它能是所述两个部件之间的唯一部件，或者也可以存在一个或更多个居间部件。将理解，术语“第一”、“第二”、“第三”等可以在此用于将一个元件与另一元件区分开，并且元件不受这些术语限制。因此，一示例性实施方式中的“第一”元件可以在另一示例本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，包括：在测试晶片的单元区域中形成多个晶体管；在所述测试晶片的所述单元区域中的第一测试单元上形成第一测试图案，其中所述第一测试图案电连接到所述晶体管；以及使用电子束扫描所述第一测试图案，其中在所述单元区域中形成所述晶体管包括：通过图案化所述测试晶片的上部形成多个有源图案；在所述有源图案上形成多个源极/漏极区域；形成交叉所述有源图案延伸的多个栅电极；形成联接到所述源极/漏极区域的多个有源接触；以及形成联接到所述栅电极的多个栅极接触。

【技术特征摘要】
2016.12.29 KR 10-2016-0182668;2017.08.24 KR 10-2011.一种制造半导体器件的方法，包括：在测试晶片的单元区域中形成多个晶体管；在所述测试晶片的所述单元区域中的第一测试单元上形成第一测试图案，其中所述第一测试图案电连接到所述晶体管；以及使用电子束扫描所述第一测试图案，其中在所述单元区域中形成所述晶体管包括：通过图案化所述测试晶片的上部形成多个有源图案；在所述有源图案上形成多个源极/漏极区域；形成交叉所述有源图案延伸的多个栅电极；形成联接到所述源极/漏极区域的多个有源接触；以及形成联接到所述栅电极的多个栅极接触。2.根据权利要求1所述的方法，其中所述第一测试图案选择性地形成在所述单元区域的边缘上或者在所述单元区域的中央地带中，其中当所述第一测试图案形成在所述边缘上时，对所述边缘选择性地执行所述扫描，或者当所述第一测试图案形成在所述中央地带中时，对所述中央地带选择性地执行所述扫描。3.根据权利要求1所述的方法，还包括：在所述测试晶片的所述单元区域中的第二测试单元上形成第二测试图案，其中所述第二测试图案电连接到所述晶体管；以及使用所述电子束扫描所述第二测试图案，其中所述第二测试图案具有与所述第一测试图案的平面形状不同的平面形状。4.根据权利要求1所述的方法，其中所述第一测试单元是所述单元区域中的多个第一测试单元中的一个，其中形成所述第一测试图案包括：在所述第一测试单元中的至少一个上形成第一子测试图案；以及在所述第一测试单元中的至少另一个上形成第二子测试图案，其中所述第一子测试图案具有与所述第二子测试图案的尺寸不同的尺寸。5.根据权利要求4所述的方法，其中对所述第一子测试图案或对所述第二子测试图案选择性地执行所述扫描。6.根据权利要求1所述的方法，其中在所述测试晶片上形成所述晶体管包括：通过对晶片组执行第一工艺在所述晶片组中包括的多个晶片的每个上形成晶体管；选择所述晶片组中包括的所述晶片中的至少一个作为所述测试晶片；以及通过对所述晶片组中的除所选择的晶片以外的其余晶片执行第二工艺在所述其余晶片的每个上形成多个金属层。7.根据权利要求6所述的方法，其中所述第一工艺是前段(FEOL)工艺，所述第二工艺是后段(BEOL)工艺。8.根据权利要求1所述的方法，其中所述单元区域是逻辑单元区域，所述晶体管是逻辑晶体管。9.根据权利要求1所述的方法，其中所述单元区域是存储单元区域，所述第一测试单元包括多个存储晶体管，并且所述存储晶体管包括：第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管；以及第一存取晶体管和第二存取晶体管。10.根据权利要求1所述的方法，其中形成所述第一测试图案包括：形成电连接到所述有源接触中的至少一个的第一金属焊盘；以及形成电连接到所述栅极接触中的至少一个的第二金属焊盘。11.一种制造半导体器件的方法，包括：对测试晶片的单元区域执行电子束检查工艺，其中所述测试晶片的所述单元区域包括：多个第一有源图案；多个第二有源图案；限定所述第一有源图案和所述第二有源图案的器件隔离层，其中所述第一有源图案和所述第二有源图案的上部垂直地凸出超过所述器件隔离层；交叉所述第一有源图案和所述第二有源图案延伸的多个栅电极；以及电连接到所述第一有源图案和所述第二有源图案及所述栅电极中的至少一个的多个测试图案，其中所述第一有源图案和所述栅电极构成多个p沟道金属氧化物场效应(PMOS)晶体管，以及所述第二有源图案和所述栅电极构成多个n沟道金属氧化物场效应(NMOS)晶体管。12.根据权利要求11所述的方法，其中所述单元区域是逻辑单元区域，所述PMOS...

【专利技术属性】
技术研发人员：元孝植，吴祥奎，吴星珉，郑光钰，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR