一种时间放大器和半导体存储器制造技术

本实用新型专利技术提供了一种时间放大器，在时间放大器中嵌入至少一个D触发器，若第一时间脉冲经延迟预定时间间隔到达第一D触发器的时间点与第二时间脉冲到达第一D触发器的时间点不同，第一D触发器输出的逻辑信号控制调节第二电容的电容值小于第一电容的电容值，使得时间放大器的放大增益减小；或者第一D触发器输出的逻辑信号控制调节第一电容的电容值小于第二电容的电容值，使得时间放大器的放大增益增大，实现了时间放大器的增益可调的目的。本实用新型专利技术还提供了一种半导体存储器，具有上述技术效果。

【技术实现步骤摘要】
一种时间放大器和半导体存储器
本技术涉及半导体
，具体涉及一种时间放大器，还涉及一种半导体存储器。
技术介绍
延迟锁相环(DLL，Delay-LockedLoop)通常应用在DDR3/DDR4动态随机存取存储器中，延迟锁相环用于自动调节一路信号的延时，使两路信号的相位一致(边沿对齐)。具体地，在需要某些数字信号与系统时钟同步的情况下，延迟锁相环将两路时钟的边沿对齐，用被调节的时钟做控制信号，就可以产生与系统时钟严格同步的信号，且该同步不随外界条件如温度、电压的变化而改变，因此得以广泛地使用。为了测量精细时间间隔，DLL中嵌入有时间数字转换器(TDC，Time-to-Digitalconverter)，近年来，为了提高TDC时间精度的同时，提高其转换速率，时间放大器思想应运而生，基于时间放大器，可以对时间间隔进行“粗量化-放大-细量化”，仅仅使用粗糙的量化器便能得到较高的时间分辨率。在TDC中可嵌入多种类型的时间放大器(TA，Timeamplifier)，如基于SR锁存器的时间放大器、门时间放大器、1x/4x延迟缓冲时间放大器等。其中，基于SR锁存器的时间放大器由两个SR锁存器和一个门控组成，其增益与SR锁存器输出端设置的附加电容成正比，然而，基于SR锁存器的时间放大器的主要缺点是时间放大的增益不能够根据实际需求进行调节，进而导致DLL的时间间隔测量精准度较低。因此，如何使时间放大器的增益可调，从而提高DLL的时间检测测量精准度是本领域技术人员急需要解决的技术问题。
技术实现思路
本技术提供一种时间放大器以及一种半导体存储器，以克服或缓解
技术介绍
中存在的一个或者更多个问题，至少提供一种有益的选择。作为本技术的一个方面，提供了一种时间放大器，包括：第一闩锁器和第一缓存器，所述第一缓存器用于接受第一时间脉冲的输入，所述第一闩锁器的第一闩锁输入端与所述第一缓存器的输出端连接，所述第一闩锁器的第二闩锁输入端接收第二时间脉冲，所述第一闩锁器的Q输出端藕接有第一电容，所述第一闩锁器的Q1输出端耦接有第二电容；及第一D触发器，所述第一D触发器的第一触发输入端从所述缓存器从所述第一缓存器接收经延迟预定时间间隔的所述第一时间脉冲，所述第一D触发器的第二触发输入端接收所述第二时间脉冲，所述第一D触发器的第一触发输出端与所述第一电容和所述第二电容中的至少一个连接，用于控制调节所述第一电容和所述第二电容的电容值。优选的，在上述所述的时间放大器中，所述第一缓存器包括相互串联的多个第一缓存单元，各所述第一缓存单元用于延迟输入所述第一缓存器的信号，所述多个所述第一缓存单元中的一个或更多个所述第一缓存单元共同将所述第一时间脉冲延迟所述预定时间间隔。优选的，在上述所述的时间放大器中，还包括：第二闩锁器和第二缓存器，所述第二缓存器用于接受第二时间脉冲的输入，所述第二闩锁器的第三闩锁输入端与所述第二缓存器的输出端连接，所述第二闩锁器的第四闩锁输入端接收第一时间脉冲，所述第二闩锁器的Q输出端藕接有第三电容，所述第二闩锁器的Q1输出端耦接有第四电容；第二D触发器，所述第二D触发器的第一闩锁输入端从所述第二缓存器接收经延迟所述预定时间间隔的所述第二时间脉冲，所述第二D触发器的第二闩锁输入端接收所述第一时间脉冲，所述第二D触发器的输出端与所述第三电容和所述第四电容中的至少一个连接。优选的，在上述所述的时间放大器中，所述第二缓存器包括相互串联的多个第二缓存单元，各所述第二缓存单元用于延迟输入该缓存单元的信号，所述多个第二缓存单元中的一个或更多个所述第二缓存单元共同将所述第二时间脉冲延迟所述预定时间间隔。优选的，在上述所述的时间放大器中，还包括：或门，所述或门的第一输入端与所述第一D触发器的所述第一触发输出端连接，所述或门的第二输入端与所述第二D触发器的所述第二触发输出端连接，所述或门的输出端与所述第一电容、所述第二电容、所述第三电容或所述第四电容连接。优选的，在上述所述的时间放大器中，还包括与所述第一闩锁器的Q输出端和Q1输出端连接的第一或非门，以及与所述第二闩锁器的Q输出端和Q1输出端连接的第二或非门。优选的，在上述所述的时间放大器中，所述第一电容、所述第二电容、所述第三电容和所述第四电容的其中一个电容至少包括：至少两条支路，所述支路之间并联，所述支路的输入端与对应的所述第一闩锁器的输出端或所述第二闩锁器的输出端连接，所述支路的输出端接地；其中，所述支路由支路电容以及与所述支路电容串联的开关组成，所述开关受到对应连接的所述第一D触发器或所述第二D触发器的或逻辑控制。优选的，在上述所述的时间放大器中，所述开关包括：与非门，由对应连接的所述第一D触发器或所述第二D触发器的或逻辑控制所述与非门的接触引脚是否接入所述支路。优选的，在上述所述的时间放大器中，当所述接触引脚接入所述支路时，对应连接的所述第一D触发器或所述第二D触发器发送控制信号至所述与非门的控制引脚。另一方面，还提供了一种半导体存储器，包括上述任一项所述的时间放大器。本技术采用上述技术方案，具有如下优点：本方案在时间放大器中嵌入至少一个D触发器，若第一时间脉冲经延迟预定时间间隔到达第一D触发器的时间点与第二时间脉冲到达第一D触发器的时间点不同，第一D触发器输出的逻辑信号控制调节第二电容的电容值小于第一电容的电容值，使得时间放大器的放大增益减小；或者第一D触发器输出的逻辑信号控制调节第一电容的电容值小于第二电容的电容值，使得时间放大器的放大增益增大，实现了时间放大器的增益可调的目的。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本技术公开的一些实施方式，而不应将其视为是对本技术范围的限制。图1为本技术实施方式提供的一种时间放大器内部电路示意图。图2为本技术实施例提供的电容值粗调的第一电容的内部电路示意图。图3为本技术实施例提供的电容值微调的第一电容的内部电路示意图。附图标记：100第一闩锁器；110第一闩锁器的第一与非门；120第一闩锁器的第二与非门；111第一闩锁输入端；121第二闩锁输入端；112第一闩锁器的Q输出端；122第一闩锁器的Q1输出端；300第一D触发器；311第一触发输入端；312第二触发输入端；313第一触发输出端；410第一电容；420第二电容；TIN1第一时间脉冲；TIN2第二时间脉冲；200第二闩锁器；210第二闩锁器的第一与非门；220第二闩锁器的第二与非门；211第三闩锁输入端；221第四闩锁输入端；212第二闩锁器的Q1输出端；222第二闩锁器的Q输出端；300’第二D触发器；321第三触发输入端；322第四触发输入端；323第二触发输出端；430第三电容；440第四电容；330或门；331或门的第一输入端；332或门的第二输入端；411支路；412支路电容；413开关；413’与非门；413’A接触引脚；413’B本文档来自技高网...

【技术保护点】
一种时间放大器，其特征在于，包括：第一闩锁器和第一缓存器，所述第一缓存器用于接受第一时间脉冲的输入，所述第一闩锁器的第一闩锁输入端与所述第一缓存器的输出端连接，所述第一闩锁器的第二闩锁输入端接收第二时间脉冲，所述第一闩锁器的Q输出端藕接有第一电容，所述第一闩锁器的Q1输出端耦接有第二电容；及第一D触发器，所述第一D触发器的第一触发输入端从所述第一缓存器接收经延迟预定时间间隔的所述第一时间脉冲，所述第一D触发器的第二触发输入端接收所述第二时间脉冲，所述第一D触发器的第一触发输出端与所述第一电容和所述第二电容中的至少一个连接，用于控制调节所述第一电容和所述第二电容的电容值。

【技术特征摘要】
1.一种时间放大器，其特征在于，包括：第一闩锁器和第一缓存器，所述第一缓存器用于接受第一时间脉冲的输入，所述第一闩锁器的第一闩锁输入端与所述第一缓存器的输出端连接，所述第一闩锁器的第二闩锁输入端接收第二时间脉冲，所述第一闩锁器的Q输出端藕接有第一电容，所述第一闩锁器的Q1输出端耦接有第二电容；及第一D触发器，所述第一D触发器的第一触发输入端从所述第一缓存器接收经延迟预定时间间隔的所述第一时间脉冲，所述第一D触发器的第二触发输入端接收所述第二时间脉冲，所述第一D触发器的第一触发输出端与所述第一电容和所述第二电容中的至少一个连接，用于控制调节所述第一电容和所述第二电容的电容值。2.如权利要求1所述的时间放大器，其特征在于，所述第一缓存器包括相互串联的多个第一缓存单元，各所述第一缓存单元用于延迟输入所述第一缓存器的信号，多个所述第一缓存单元共同将所述第一时间脉冲延迟所述预定时间间隔。3.如权利要求2所述的时间放大器，其特征在于，还包括：第二闩锁器和第二缓存器，所述第二缓存器用于接受第二时间脉冲的输入，所述第二闩锁器的第三闩锁输入端与所述第二缓存器的输出端连接，所述第二闩锁器的第四闩锁输入端接收第一时间脉冲，所述第二闩锁器的Q输出端藕接有第三电容，所述第二闩锁器的Q1输出端耦接有第四电容；第二D触发器，所述第二D触发器的第三触发输入端从所述第二缓存器接收经延迟所述预定时间间隔的所述第二时间脉冲，所述第二D触发器的第四触发输入端接收所述第一时间脉冲，所述第二D触发器的第二触发输出端与所述第三电容和所述第四电容中的至少一个连接，用于控制调节所述第三电容和所述第四电容的电容值。4.如权利要求...

【专利技术属性】
技术研发人员：赖荣钦，
申请(专利权)人：睿力集成电路有限公司，
类型：新型
国别省市：安徽,34