占空比校准电路及半导体存储器制造技术

本发明专利技术提出一种占空比校准电路，时间数字转换器用于接收时钟信号并对所述时钟信号的电平脉冲宽度进行计算；逻辑控制器用于接收所述时间数字转换器的计算结果；所述逻辑控制器根据所述计算结果生成第一校准码和第二校准码，并将生成的第一校准码和第二校准码发送至占空比校准单元；占空比校准单元用于接收所述时钟信号、所述第一校准码和所述第二校准码，并根据所述第一校准码和第二校准码校准所述时钟信号。通过采用时间数字转换器计算时钟信号的电平的脉冲宽度，然后通过逻辑控制器比较电平脉冲宽度与设定值的大小，然后再通过占空比校准单元一次性完成校准，提高了校准的效率。

【技术实现步骤摘要】
占空比校准电路及半导体存储器
本专利技术涉及半导体存储
，尤其涉及一种占空比校准电路及半导体存储器。
技术介绍
时钟树通常应用在DDR3/DDR4(DoubleDataRateSynchronousDynamicRandomAccessMemory3/4，第三/四代双倍速率同步动态随机存储器)的电路中。而时钟的占空比(dutycycle)对于DRAM(DynamicRandomAccessMemory，动态随机存储器)是很重要的。因此，需要对时钟信号中的占空比进行校准调节。如图1所示，其为现有的占空比校准电路示意图。现有的占空比校准电路100包括：PMOS阵列110、NMOS阵列120、第一CMOS反向器130和第二CMOS反向器140。其中，所述第一CMOS反向器130的信号输入端接收时钟信号，所述第一CMOS反向器130的漏极与PMOS阵列110的输出端连接，所述第一CMOS反向器130的源极NMOS阵列120的输出端连接，所述第一COMS反向器130的输出端与第二COMS反向器140的输入端连接。所述第二反向器140的输出端将时钟信号反馈回第一CMOS反向器130的输入端。所述PMOS阵列110的漏极与电源电压连接，所述PMOS阵列110的源极与所述PMOS阵列的输出端连接，PMOS阵列的栅极与信号输入端连接，用于接收控制信号。所述NMOS阵列120的漏极与所述NMOS阵列120的输出端连接，所述NMOS阵列120的源极接地，所述NMOS阵列120的栅极与信号输入端连接，用于接收控制信号。以下结合图2，其为现有的占空比校准的波形示意图。当输入如图2中所示的时钟信号A时，此时该信号的高电平脉冲宽度比低电平脉冲宽度小，因此需要增加高电平脉冲宽度。因此，需要增加NMOS阵列120内的NMOS导通数量。现有是通过逐步增加NMOS阵列120的NMOS导通数量。如图2中的时钟信号B所示，时钟信号B相比于时钟信号A，逐步增加了高电平的脉冲宽度。当完成占空比的调整后，最后输出调整完的时钟信号C，此时所述时钟信号C的高电平与低电平的脉冲宽度相等。从上述描述可知，现有的占空比调整方式需要通过多次循环调整才能完成，这样调整速率慢。以上的说明仅仅是为了帮助本领域技术人员理解本专利技术的背景，不代表以上内容为本领域技术人员所公知或知悉。
技术实现思路
本专利技术实施例提供一种占空比校准电路即半导体存储器，以至少解决现有技术中的以上技术问题。第一方面，本专利技术实施例提供了一种占空比校准电路，包括：时间数字转换器，用于接收时钟信号并对所述时钟信号的脉冲宽度进行计算；逻辑控制器，其输入端连接至所述时间数字转换器，用于接收所述时间数字转换器的计算结果，根据所述计算结果生成第一校准码和第二校准码；以及占空比校准单元，所述占空比校准单元具有第一校准输入端，连接至所述逻辑控制器，用于接收所述第一校准码和所述第二校准码，所述占空比校准单元还具有第二校准输入端，用于接收所述时钟信号，并根据所述第一校准码和第二校准码校准所述时钟信号。在一种实施例中，所述占空比校准单元包括：PMOS阵列，所述PMOS阵列的栅极连接于所述逻辑控制器，以接收所述第一校准码，所述PMOS阵列的漏极接电源电压；NMOS阵列，所述NMOS阵列的栅极连接于所述逻辑控制器，以接收所述第二校准码，所述NMOS阵列的源极接地；第一CMOS反向器，所述第一COMS反向器的输入端接收所述时钟信号，所述第一COMS反向器的漏极连接于所述PMOS阵列的源极，所述第一CMOS反向器源极连接于所述NMOS阵列的漏极；以及第二CMOS反向器，所述第二CMOS反向器的输入端与所述第一CMOS反向器的输出端连接，所述第二CMOS反向器的漏极接电源电压，所述第二CMOS反向器的源极接地，所述第二CMOS反向器的输出端输出校准后的时钟信号。在一种实施例中，所述第一CMOS反向器包括：第一PMOS晶体管，所述第一PMOS晶体管的漏极与PMOS阵列的源极连接；以及第一NMOS晶体管，所述第一NMOS晶体管的源极与NMOS阵列的漏极连接；其中，所述第一PMOS晶体管和第一NMOS晶体管的栅极相连于所述第一COMS反向器的输入端，所述第一PMOS晶体管的源极与第一NMOS晶体管的漏极连接于所述第一CMOS反向器的输出端。在一种实施例中，所述第二CMOS反向器包括：第二PMOS晶体管，所述第二PMOS晶体管的漏极与电源电压连接；以及第二NMOS晶体管，所述第二NMOS晶体管的源极接地；其中，所述第二PMOS晶体管和第二NMOS晶体管的栅极相连于所述第二CMOS反向器的输入端，所述第二PMOS晶体管的源极与第二NMOS晶体管的漏极连接于所述第二CMOS反向器的输出端。在一种实施例中，所述时间数字转换器用于对输入的时钟信号的高电平脉冲宽度进行计算，并将计算结果发送至所述逻辑控制器；所述逻辑控制器对高电平脉冲宽度与设定值进行比较；当高电平脉冲宽度大于设定值时，则所述逻辑控制器发送所述第一校准码至所述PMOS阵列的栅极；当高电平脉冲宽度小于设定值时，则所述逻辑控制器发送所述第二校准码至所述NMOS阵列的栅极。在一种实施例中，所述时间数字转换器对输入的时钟信号的低电平脉冲宽度进行计算，并将计算结果发送至所述逻辑控制器；所述逻辑控制器对低电平脉冲宽度与设定值进行比较；当低电平脉冲宽度大于设定值时，则所述逻辑控制器发送第二校准码至所述NMOS阵列的栅极；当低电平脉冲宽度小于设定值时，则所述逻辑控制器发送第一校准码至所述PMOS阵列的栅极。在一种实施例中，所述时间数字转换器包括：多个串联的第一延时单元，用于接收时钟信号；多个串联的第二延时单元，用于接收设定频率的校准信号；以及多个触发器，每个所述触发器分别跨接在对应的第一延时单元的输出端和对应的第二延时单元的输出端之间。第二方面，本专利技术实施例还提供一种半导体存储器，包括上述的占空比校准电路。本专利技术采用上述技术方案，具备如下有益效果：通过采用时间数字转换器计算时钟信号的电平的脉冲宽度，然后通过逻辑控制器比较电平脉冲宽度与设定值的大小，然后再通过占空比校准单元一次性完成校准，提高了校准的效率。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为现有的占空比校准电路的连接示意图；图2为现有的占空比校准的波形示意图；图3为本专利技术实施例一的占空比校准电路的连接示意图；图4为本专利技术实施例一的占空比校准单元的电路图；图5为本专利技术实施例一的时间数字转换器的电路图；图6为本专利技术实施例一的占空比校准的波形示意图。附图标记说明：现有技术：100占空比校准电路；110PMOS阵列；120NMOS阵列；130第一CMOS反向器；140第二CMOS反向器。本专利技术：200占空比校准电路；210时间数字转换器；211第一延时单元；212第二延时单元；21本文档来自技高网...

【技术保护点】
一种占空比校准电路，其特征在于，包括：时间数字转换器，用于接收时钟信号并对所述时钟信号的脉冲宽度进行计算；逻辑控制器，其输入端连接至所述时间数字转换器，用于接收所述时间数字转换器的计算结果，根据所述计算结果生成第一校准码和第二校准码；以及占空比校准单元，所述占空比校准单元具有第一校准输入端，连接至所述逻辑控制器，用于接收所述第一校准码和所述第二校准码，所述占空比校准单元还具有第二校准输入端，用于接收所述时钟信号，并根据所述第一校准码和第二校准码校准所述时钟信号。

【技术特征摘要】
1.一种占空比校准电路，其特征在于，包括：时间数字转换器，用于接收时钟信号并对所述时钟信号的脉冲宽度进行计算；逻辑控制器，其输入端连接至所述时间数字转换器，用于接收所述时间数字转换器的计算结果，根据所述计算结果生成第一校准码和第二校准码；以及占空比校准单元，所述占空比校准单元具有第一校准输入端，连接至所述逻辑控制器，用于接收所述第一校准码和所述第二校准码，所述占空比校准单元还具有第二校准输入端，用于接收所述时钟信号，并根据所述第一校准码和第二校准码校准所述时钟信号。2.根据权利要求1所述占空比校准电路，其特征在于，所述占空比校准单元包括：PMOS阵列，所述PMOS阵列的栅极连接于所述逻辑控制器，以接收所述第一校准码，所述PMOS阵列的漏极接电源电压；NMOS阵列，所述NMOS阵列的栅极连接于所述逻辑控制器，以接收所述第二校准码，所述NMOS阵列的源极接地；第一CMOS反向器，所述第一COMS反向器的输入端接收所述时钟信号，所述第一COMS反向器的漏极连接于所述PMOS阵列的源极，所述第一CMOS反向器的源极连接于所述NMOS阵列的漏极；以及第二CMOS反向器，所述第二CMOS反向器的输入端与所述第一CMOS反向器的输出端连接，所述第二CMOS反向器的漏极接电源电压，所述第二CMOS反向器的源极接地，所述第二CMOS反向器的输出端输出校准后的时钟信号。3.根据权利要求2所述占空比校准电路，其特征在于，所述第一CMOS反向器包括：第一PMOS晶体管，所述第一PMOS晶体管的漏极与所述PMOS阵列的源极连接；以及第一NMOS晶体管，所述第一NMOS晶体管的源极与所述NMOS阵列的漏极连接；其中，所述第一PMOS晶体管和第一NMOS晶体管的栅极相连于所述第一COMS反向器的输入端，所述第一PMOS晶体管的源极与第一N...

【专利技术属性】
技术研发人员：赖荣钦，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34