半导体装置及其制造方法制造方法及图纸

本公开涉及一种半导体装置及其制造方法。该半导体装置的制造方法包括：提供衬底；在衬底上形成应力调节层；以及在应力调节层上形成硬掩模层；其中，应力调节层与硬掩模层对衬底施加相反的应力。

【技术实现步骤摘要】
半导体装置及其制造方法
本公开涉及半导体领域，具体来说，涉及半导体装置及其制造方法。
技术介绍
随着超大规模集成电路的迅速发展，芯片的特征尺寸(criticaldimension，CD)越来越小，相应地，有限可用面积上的功能单元的密度越来越大。例如，缩减晶体管尺寸允许增加微处理器上包括的逻辑器件和存储器件的数量，从而可以制造具有更大复杂度的产品。但是随着特征尺寸的不断改进，对半导体制作工艺的精度要求也相应地增加。例如，在制作过程中，特征尺寸的缩减和深宽比(aspectratio,AR)的增大给蚀刻等工艺带来巨大挑战。在这种情况下，增大用于蚀刻的硬掩模层的厚度成为了业界的常用选择。
技术实现思路
本公开的一个目的是提供一种新颖的半导体装置及其制造方法，特别地，涉及改善半导体装置的特征尺寸的精确度。根据本公开的第一方面，提供了一种制造半导体装置的方法，该方法包括：提供衬底；在衬底上形成应力调节层；以及在应力调节层上形成硬掩模层；其中，应力调节层与硬掩模层对衬底施加相反的应力。根据本公开的第二方面，提供了一种半导体装置，该半导体装置包括：衬底；形成在衬底上的应力调节层；以及形成在应力调节层上的硬掩模层；其中，应力调节层与硬掩模层对衬底施加相反的应力。通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。附图说明构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：图1是示出根据本公开一个实施例的半导体装置的示意性截面图。图2是示出根据本公开一个实施例的半导体装置的制造方法的流程图。图3A至3F是示出与图2所示的方法的部分步骤对应的半导体装置的示意性截面图。图4A与4B是分别例示根据现有技术与根据本公开一个实施例的半导体装置中的应力的构成及影响的示意性截面图。注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的专利技术并不限于附图等所公开的位置、尺寸及范围等。具体实施方式本申请的专利技术人认识到，在传统的半导体装置上，硬掩模层的存在可能对衬底产生压应力(compressivestress)，使得衬底发生形变。在特征尺寸进一步减小的情况下，硬掩模层的厚度相应增大，对衬底的压应力也会增大，使得衬底的形变更为显著。这一形变会直接影响后续的加工过程。例如，在经过光刻、图案化和蚀刻后，可能会存在特征尺寸发生偏差的情况，这将影响制品的良率。因此，避免或消除由厚的硬掩模层产生的压应力，对于提高产品的良率有重要意义。本申请的专利技术人提出了一种对硬掩模层产生的应力进行补偿的方法。该方法适合用于解决蚀刻工艺中面临的衬底形变问题。有利地，使用本公开的技术能够改善半导体装置的特征尺寸的精确度。另外，本领域技术人员均能理解，虽然下文描述的例子是针对硬掩模层产生的压应力进行补偿，但本专利技术也可以适用于硬掩模层对衬底施加拉应力的情形。现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。图1是示出根据本公开一个实施例的半导体装置的示意性截面图。如图1所示，半导体装置100包括衬底101。衬底101的材料的示例可以包括但不限于一元半导体材料(诸如，硅或锗等)、化合物半导体材料(诸如碳化硅、硅锗、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)或其组合。在另一些实施方式中，衬底也可以为绝缘体上硅(SOI)、绝缘体上锗硅等各种复合衬底。本领域的技术人员应当理解，对于衬底101没有特别的限制，而是可以根据实际应用进行选择。尽管未例示，但衬底101上/中还可以已经形成有其它构件或层，例如，栅极结构、接触孔、下层金属连线和通孔等在早期处理步骤中形成的其它构件和/或层间电介质层等。特别地，衬底101或已经形成在衬底101上的构件或层中的至少一部分需要进行蚀刻处理。如图1所示，半导体装置100还包括形成在衬底101上的应力调节层104和以及形成在应力调节层104上的硬掩模层106。应力调节层104和硬掩模层106都对衬底101施加应力。并且，应力调节层104和硬掩模层106对衬底101施加的应力是相反的。一般而言，应力调节层104对衬底101施加的应力类型和大小可以根据硬掩模层106对衬底101施加的应力类型和大小来确定，以尽量减小甚至抵消硬掩模层106对衬底101施加的应力。在一些实施例中，应力调节层104对衬底101施加拉应力(tensilestress)。应力调节层104的材料的示例可以包括但不限于：氮化硅、碳化硅、硅锗等或其组合。例如，在一些实施方式中，应力调节层104可以通过沉积氮化硅薄膜和/或碳化硅薄膜并随后对其进行紫外线照射或者氮气氛围下的等离子体处理等方法制备。本领域的技术人员应当理解，应力调节层104不限于以上示例，而是可以是任意的适于对衬底产生应力的结构。应力调节层104对衬底101施加的应力类型以及应力大小可以通过改变制备条件等工艺参数来控制。例如，在一些实施方式中，应力调节层104对衬底101施加的应力类型以及应力大小可以通过选择适合的沉积工艺和/或调节沉积工艺的工艺参数来改变。或者，在一些实施方式中，可以通过改变应力调节层104的厚度来控制对衬底101施加的应力大小。例如，一些实施例中，可以通过多次循环地执行薄膜沉积和/或等离子体处理等方式来形成具有预定厚度的应力调节层104。图1中，应力调节层104的厚度用H2表示。优选地，在一些实施例中，应力调节层104的厚度H2为但本领域的技术人员应当理解，应力调节层104的厚度H2的数值不限于此。硬掩模层106主要用于转移光刻胶的图案，进而在蚀刻过程中将该图案转移到衬底101上。一般来说，随着技术节点进一步减小(例如，达到20nm及以下)，硬掩模层106的厚度会增大，对衬底101施加的压应力也会相应增大。传统的硬掩模层106的材料一般可以包括但不限于：活性金属或活性金属的氧化物、氮化物、氟化物、碳化物、硼化物或其组合。特别地，在一些实施例中，可以采用由无定形碳形成的硬掩模层106。相比于其它硬掩模层，无定形碳硬掩模层具有诸多的优势：较好的透光度，易于光刻中对准；硬度较大，蚀刻选择比较高；易于去除等，对提升光刻、蚀刻工艺水平有着很大的帮助，因而近些年被广泛应用于半导体制作工艺中。在一些实施方式中，硬掩模层106可以通过沉积本文档来自技高网...

【技术保护点】
一种制造半导体装置的方法，其特征在于，包括：提供衬底；在所述衬底上形成应力调节层；以及在所述应力调节层上形成硬掩模层；其中，所述应力调节层与所述硬掩模层对所述衬底施加相反的应力。

【技术特征摘要】
1.一种制造半导体装置的方法，其特征在于，包括：提供衬底；在所述衬底上形成应力调节层；以及在所述应力调节层上形成硬掩模层；其中，所述应力调节层与所述硬掩模层对所述衬底施加相反的应力。2.根据权利要求1所述的方法，其特征在于，还包括：图案化所述硬掩模层和所述应力调节层；以及利用图案化的硬掩模层和应力调节层对所述衬底进行蚀刻。3.根据权利要求1所述的方法，其特征在于：所述硬掩模层对所述衬底施加压应力；并且所述应力调节层对所述衬底施加拉应力。4.根据权利要求1所述的方法，其特征在于：所述硬掩模层包括下列材料中的一种或多种：无定形碳、金属或其氧化物、氮化物、氟化物、碳化物、硼化物。5.根据权利要求1所述的方法，其特征在于：所述应力调节层包括下列...

【专利技术属性】
技术研发人员：金绍彤，方桂芹，黄仁德，
申请(专利权)人：德淮半导体有限公司，
类型：发明
国别省市：江苏,32