一种晶体管、钳位电路及集成电路制造技术

技术编号:17972977 阅读:86 留言:0更新日期:2018-05-16 13:00
本发明专利技术公开了一种晶体管、钳位电路及集成电路,晶体管包括:衬底、位于衬底上的氧化物层、位于氧化物层上的硅层;硅层上设置有源区和漏区,源区和漏区之间为沟道区,其中,源区和漏区均为第一掺杂类型的重掺杂;沟道区上设置有多晶硅,多晶硅为金属‑氧化物半导体场效应晶体管的栅极,其中,栅极的第一端部区域为第一掺杂类型的重掺杂,其余区域均为第二掺杂类型的重掺杂,第一掺杂类型与第二掺杂类型不相同,第一端部区域为栅极靠近漏区的区域。本发明专利技术提供的器件和电路,用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。

【技术实现步骤摘要】
一种晶体管、钳位电路及集成电路
本专利技术涉及半导体领域,尤其涉及一种晶体管、钳位电路及集成电路。
技术介绍
随着集成电路工艺的进步,金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)的特征尺寸越来越小,栅氧化层的厚度也越来越薄,在这种趋势下,使用高性能的静电放电(ElectronStaticDischarge,ESD)防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。ESD是当一个集成电路的管脚浮接时,大量静电荷从外向内灌入集成电路的瞬时过程,整个过程大约耗时1us。在集成电路的静电放电时会产生数百甚至数千伏特的高压,将集成电路中输入级的栅氧化层击穿。为了能够承受如此高的静电放电电压,集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。随着绝缘衬底上的硅(Silicon-On-Insulator,SOI)技术的快速进展,SOI集成电路的ESD保护已成为一个主要的可靠性设计问题。如图1所示的钳位电路PowerClamp被经常用在SOI集成电路VDD和VSS之间进行ESD保护,一般的本文档来自技高网...
一种晶体管、钳位电路及集成电路

【技术保护点】
一种金属氧化物半导体场效应晶体管,其特征在于,包括:衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层;所述硅层上设置有源区和漏区,所述源区和所述漏区之间为沟道区,其中,所述源区和所述漏区均为第一掺杂类型的重掺杂;所述沟道区上设置有多晶硅,所述多晶硅为所述金属‑氧化物半导体场效应晶体管的栅极,其中,所述栅极的第一端部区域为第一掺杂类型的重掺杂,所述栅极的除所述第一端部区域外的区域均为第二掺杂类型的重掺杂,所述第一掺杂类型与所述第二掺杂类型不相同,所述第一端部区域为所述栅极靠近所述漏区的区域。

【技术特征摘要】
1.一种金属氧化物半导体场效应晶体管,其特征在于,包括:衬底、位于所述衬底上的氧化物层、位于所述氧化物层上的硅层;所述硅层上设置有源区和漏区,所述源区和所述漏区之间为沟道区,其中,所述源区和所述漏区均为第一掺杂类型的重掺杂;所述沟道区上设置有多晶硅,所述多晶硅为所述金属-氧化物半导体场效应晶体管的栅极,其中,所述栅极的第一端部区域为第一掺杂类型的重掺杂,所述栅极的除所述第一端部区域外的区域均为第二掺杂类型的重掺杂,所述第一掺杂类型与所述第二掺杂类型不相同,所述第一端部区域为所述栅极靠近所述漏区的区域。2.如权利要求1所述的晶体管,其特征在于,所述晶体管为沟道宽度大于2000um的场效应晶体管BigFET。3.如权利要求1所述的晶体管,其特征在于:所述第一掺杂类型为N+掺杂,所述第二掺杂类型为P+掺杂;或者,所述第一掺杂类型为P+掺杂,所述第二掺杂类型为N+掺杂。4.如权利要求1所述的晶体管,其特征在于,所述多晶硅和所述沟道区之间设置有二氧化硅层。5.如权利要求1所述的晶体管,其特征在于,在所述栅极未加电的条件下,所述沟道区与所述源区之间形成第一交叠区,所述沟道区与所述漏区之间形成第二交叠区;其中,所述第一端部区域全部覆盖所述第二交叠区。6.如权利要求1所述的晶体管,其特征在于,所述晶体管用于钳位电路。7.一种钳位电路,其特征在于,所述钳位电路包括金属氧化物半导体场效应晶体管,所述金属氧化物半导体场效应晶体管包括:衬...

【专利技术属性】
技术研发人员:蔡小五罗家俊刘海南曾传滨卜建辉陆江赵海涛
申请(专利权)人:中国科学院微电子研究所
类型:发明
国别省市:北京,11

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