屏蔽栅沟槽MOSFET及其制造方法技术

本发明专利技术公开了一种屏蔽栅沟槽MOSFET，栅极结构的沟槽由顶部沟槽和底部沟槽叠加而成，底部沟槽自对准形成于顶部沟槽的底部且顶部沟槽的宽度大于底部沟槽的宽度；在底部沟槽的内侧表面形成有底部氧化层，在顶部沟槽的侧面形成有栅介质层，在沟槽中填充由第一多晶硅层，第一多晶硅层被回刻同时形成填充于底部沟槽中的屏蔽多晶硅和位于顶部沟槽侧面的多晶硅栅；在屏蔽多晶硅顶部的沟槽的剩余空隙中由层间膜完全填充并由层间膜形成多晶硅间隔离介质层。本发明专利技术还公开了一种屏蔽栅沟槽MOSFET的制造方法。本发明专利技术能在降低器件的阈值电压的同时降低器件的栅源漏电。

【技术实现步骤摘要】
屏蔽栅沟槽MOSFET及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅(ShieldGateTrench，SGT)沟槽MOSFET；本专利技术还涉及一种屏蔽栅沟槽MOSFET的制造方法。
技术介绍
如图1A至图1N所示，是现有屏蔽栅沟槽MOSFET的制造方法各步骤中的器件结构示意图；这种方法是采用自下而上的方法形成具有屏蔽栅的沟槽分离侧栅结构，包括如下步骤：步骤一、如图1A所示，提供一半导体衬底如硅衬底101；在半导体衬底101的表面形成硬质掩模层102，硬质掩模层102能采用氧化层，或采用氧化层加氮化层。如图1B所示，之后采用光刻工艺对硬质掩模层102进行刻蚀定义出栅极形成区域，之后再以硬质掩模层102为掩模对半导体衬底101进行刻蚀形成沟槽103。步骤二、如图1C所示，在沟槽103的侧面和底部表面形成氧化层104。步骤三、如图1D所示，在所述沟槽103中填充源多晶硅105，该源多晶硅105即为屏蔽多晶硅，源多晶硅105一般和源极相连，用于形成屏蔽栅。步骤四、如图1E所示，对源多晶硅105进行回刻，该回刻将沟槽103外的源多晶硅105都去除，沟槽103内的源多晶硅105顶部和半导体衬底101相平。如图1F所示，将沟槽103顶部区域的氧化层104去除。步骤五、如图1G所示，进行热氧化工艺同时形成栅介质层106a和多晶硅间隔离介质层106b。如图1H所示，形成多晶硅栅107，多晶硅栅107即为沟槽栅。如图1I所示，对多晶硅栅107进行回刻，回刻后的多晶硅栅107仅位于沟槽103顶部的源多晶硅105两侧；由此可知，同一沟槽103的两侧面之间的多晶硅栅107呈分离结构，为了和完全填充于沟槽顶部的多晶硅栅组成的沟槽栅相区别，将这种形成于沟槽侧壁的具有分离式结构的沟槽栅称为沟槽分离侧栅。步骤六、如图1I所示，形成阱区108，源区109。如图1J所示，形成层间膜110，接触孔，标记111a所对应的接触孔对应于未填充金属之前的结构。较佳为，在刻蚀形成接触孔111a之后，还需要在源区109顶部所对应的接触孔111a的底部形成阱区接触区。如图1K所示，之后在接触孔111a中填充金属，填充金属后的接触孔用标记111标示。如图1L所示，形成正面金属层112。如图1M所示，采用光刻刻蚀工艺对正面金属层112进行图形化分别形成源极和栅极，其中源极通过接触孔和底部的源区109、阱区接触区109以及源多晶硅105接触，栅极通过接触孔和多晶硅栅107接触。如图1N所示，之后形成在半导体衬底101的背面形成漏区和背面金属层113，由背面金属层113组成漏极。现有方法中，多晶硅栅107的一个侧面通过栅介质层106a和阱区108隔离，阱区108的被多晶硅栅107侧面覆盖的表面用于形成沟道。由图1N所示可知，上述现有方法形成的多晶硅栅107仅位于沟槽顶部的侧壁，这种具有侧壁多晶硅结构的垂直器件能够增加工作电流；同时源多晶硅105填充于整个沟槽中，源多晶硅105能形成良好的屏蔽，具有较小的底部电容，从而能减少源漏或栅漏的输入电容，提高频率特性。由上可知，上述具有侧壁多晶硅结构的多晶硅栅为具有屏蔽栅的分离侧栅结构的沟槽栅MOSFET器件，或称左右结构的屏蔽栅沟槽MOSFET，在现有形成工艺方法中是使用自底向上的工艺实现方法，由图1G所示可知栅介质层106a以及屏蔽栅的隔离介质层即多晶硅间隔离介质层106b同时形成，这样栅极氧化层106a就决定了沟槽栅即多晶硅栅107和屏蔽栅即源多晶硅105之间的隔离水平，当栅介质层106a厚度较薄时，容易造成栅源之间的漏电，这样就束缚了该结构在低阈值电压器件中的应用。由此可知，为了得到低阈值电压器件，就需要采用较薄的栅介质层106a，而较薄的栅介质层106a会同时使多晶硅间隔离介质层106b的厚度降低从而增加栅源之间的漏电，所以现有方法无法解决降低阈值电压和降低栅源漏电之间的矛盾。
技术实现思路
本专利技术所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET，能在降低器件的阈值电压的同时降低器件的栅源漏电。为此，本专利技术还提供一种屏蔽栅沟槽MOSFET的制造方法。为解决上述技术问题，本专利技术提供的屏蔽栅沟槽MOSFET的栅极结构包括：沟槽，由形成于半导体衬底中的顶部沟槽和底部沟槽叠加组成，所述顶部沟槽由光刻定义后进行各向异性刻蚀加各向同性刻蚀形成，所述底部沟槽自对准形成于所述顶部沟槽的底部且所述顶部沟槽的宽度大于所述底部沟槽的宽度。在所述底部沟槽的底部表面和侧面形成有底部氧化层，在所述顶部沟槽的侧面形成有栅介质层，所述底部氧化层厚度大于所述栅介质层的厚度，所述底部氧化层在所述底部沟槽内部所围的底部空隙的宽度小于所述栅介质层在所述顶部沟槽内部所围的顶部空隙的宽度。在所述沟槽中填充由第一多晶硅层，所述第一多晶硅层将所述底部空隙完全填充，在所述顶部沟槽中所述第一多晶硅层位于所述栅介质层的侧面且未将所述顶部空隙完全填充。所述第一多晶硅层被回刻使得填充于所述底部空隙中的所述第一多晶硅层和位于所述顶部沟槽中的所述第一多晶硅层相断开，由回刻后位于填充于所述底部空隙中的所述第一多晶硅层组成屏蔽多晶硅以及由回刻后位于所述顶部沟槽中的所述第一多晶硅层组成多晶硅栅。在所述屏蔽多晶硅顶部的所述沟槽的剩余空隙中由层间膜完全填充，并由所述层间膜形成所述屏蔽多晶硅和所述多晶硅栅之间的多晶硅间隔离介质层。进一步的改进是，屏蔽栅沟槽MOSFET还包括：形成于所述半导体衬底表面的第二导电类型的阱区，所述半导体衬底具有第一导电类型掺杂；所述阱区的结深小于所述顶部沟槽的深度，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道。形成于所述阱区表面的第一导电类型重掺杂的源区。所述层间膜还延伸到所述沟槽外并覆盖在所述沟槽外的所述半导体衬底表面。在所述源区和所述屏蔽多晶硅顶部分别形成有穿过对应的层间膜的接触孔并都连接到由正面金属层组成的源极。在所述多晶硅栅的顶部形成有穿过对应的层间膜的接触孔并连接到由正面金属层组成的栅极。进一步的改进是，屏蔽栅沟槽MOSFET还包括：漏区，形成于减薄后的所述半导体衬底的背面，在所述漏区的背面形成有背面金属层作为漏极。进一步的改进是，所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述顶部沟槽和所述底部沟槽都位于所述硅外延层内。进一步的改进是，在和所述源区相接触的接触孔的底部还包括第二导电类型重掺杂的阱区接触区。进一步的改进是，屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。为解决上述技术问题，本专利技术提供的屏蔽栅沟槽MOSFET的制造方法中栅极结构采用如下步骤形成：步骤一、提供一半导体衬底，所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除。步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行第一次各向异性刻蚀形成顶部沟槽，在所述第一次各向异性刻蚀之后进行对所述半导体衬底进行第二次各向同性刻蚀，所述第二次各向同性刻蚀将所述顶部沟槽的宽度刻蚀到大于所述硬质掩模层所定义的开口宽度。步骤三、在所述顶部沟槽本文档来自技高网...

【技术保护点】
屏蔽栅沟槽MOSFET，其特征在于，栅极结构包括：沟槽，由形成于半导体衬底中的顶部沟槽和底部沟槽叠加组成，所述顶部沟槽由光刻定义后进行各向异性刻蚀加各向同性刻蚀形成，所述底部沟槽自对准形成于所述顶部沟槽的底部且所述顶部沟槽的宽度大于所述底部沟槽的宽度；在所述底部沟槽的底部表面和侧面形成有底部氧化层，在所述顶部沟槽的侧面形成有栅介质层，所述底部氧化层厚度大于所述栅介质层的厚度，所述底部氧化层在所述底部沟槽内部所围的底部空隙的宽度小于所述栅介质层在所述顶部沟槽内部所围的顶部空隙的宽度；在所述沟槽中填充由第一多晶硅层，所述第一多晶硅层将所述底部空隙完全填充，在所述顶部沟槽中所述第一多晶硅层位于所述栅介质层的侧面且未将所述顶部空隙完全填充；所述第一多晶硅层被回刻使得填充于所述底部空隙中的所述第一多晶硅层和位于所述顶部沟槽中的所述第一多晶硅层相断开，由回刻后位于填充于所述底部空隙中的所述第一多晶硅层组成屏蔽多晶硅以及由回刻后位于所述顶部沟槽中的所述第一多晶硅层组成多晶硅栅；在所述屏蔽多晶硅顶部的所述沟槽的剩余空隙中由层间膜完全填充，并由所述层间膜形成所述屏蔽多晶硅和所述多晶硅栅之间的多晶硅间隔离介质层。...

【技术特征摘要】
1.屏蔽栅沟槽MOSFET，其特征在于，栅极结构包括：沟槽，由形成于半导体衬底中的顶部沟槽和底部沟槽叠加组成，所述顶部沟槽由光刻定义后进行各向异性刻蚀加各向同性刻蚀形成，所述底部沟槽自对准形成于所述顶部沟槽的底部且所述顶部沟槽的宽度大于所述底部沟槽的宽度；在所述底部沟槽的底部表面和侧面形成有底部氧化层，在所述顶部沟槽的侧面形成有栅介质层，所述底部氧化层厚度大于所述栅介质层的厚度，所述底部氧化层在所述底部沟槽内部所围的底部空隙的宽度小于所述栅介质层在所述顶部沟槽内部所围的顶部空隙的宽度；在所述沟槽中填充由第一多晶硅层，所述第一多晶硅层将所述底部空隙完全填充，在所述顶部沟槽中所述第一多晶硅层位于所述栅介质层的侧面且未将所述顶部空隙完全填充；所述第一多晶硅层被回刻使得填充于所述底部空隙中的所述第一多晶硅层和位于所述顶部沟槽中的所述第一多晶硅层相断开，由回刻后位于填充于所述底部空隙中的所述第一多晶硅层组成屏蔽多晶硅以及由回刻后位于所述顶部沟槽中的所述第一多晶硅层组成多晶硅栅；在所述屏蔽多晶硅顶部的所述沟槽的剩余空隙中由层间膜完全填充，并由所述层间膜形成所述屏蔽多晶硅和所述多晶硅栅之间的多晶硅间隔离介质层。2.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于，屏蔽栅沟槽MOSFET还包括：形成于所述半导体衬底表面的第二导电类型的阱区，所述半导体衬底具有第一导电类型掺杂；所述阱区的结深小于所述顶部沟槽的深度，所述多晶硅栅从侧面覆盖所述阱区且被所述多晶硅栅侧面覆盖的所述阱区表面用于形成沟道；形成于所述阱区表面的第一导电类型重掺杂的源区；所述层间膜还延伸到所述沟槽外并覆盖在所述沟槽外的所述半导体衬底表面；在所述源区和所述屏蔽多晶硅顶部分别形成有穿过对应的层间膜的接触孔并都连接到由正面金属层组成的源极；在所述多晶硅栅的顶部形成有穿过对应的层间膜的接触孔并连接到由正面金属层组成的栅极。3.如权利要求2所述的屏蔽栅沟槽MOSFET，其特征在于，屏蔽栅沟槽MOSFET还包括：漏区，形成于减薄后的所述半导体衬底的背面，在所述漏区的背面形成有背面金属层作为漏极。4.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述半导体衬底为硅衬底，在所述硅衬底表面形成有硅外延层，所述顶部沟槽和所述底部沟槽都位于所述硅外延层内。5.如权利要求2所述的屏蔽栅沟槽MOSFET，其特征在于：在和所述源区相接触的接触孔的底部还包括第二导电类型重掺杂的阱区接触区。6.如权利要求2或3或5所述的屏蔽栅沟槽MOSFET，其特征在于：屏蔽栅沟槽MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，屏蔽栅沟槽MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。7.一种屏蔽栅沟槽MOSFET的制造方法，其特征在于，栅极结构采用如下步骤形成：步骤一、提供一半导体衬底，所述半导体衬底表面形成硬质掩模层，采用光刻工艺定义出栅极形成区域，采用刻蚀工艺将所述栅极形成区域的所述硬质掩模层去除；步骤二、以刻蚀后的所述硬质掩模层为掩模对所述半导体衬底进行第一次各向异性刻蚀形成顶部沟槽，在所述第一次各向异性刻蚀之后进行对所述半导体衬底进行第二次各向同性刻蚀，所述第二次各向同性刻蚀将所述顶部沟槽的宽度刻蚀到大于所述硬质掩模层所定义的开口宽度；步骤三、在所述顶部沟槽的内侧表面形成氧化阻挡层，所述氧化阻挡层还还延伸到所述顶部沟槽外的所述硬质掩模层的表面；步骤四、对所述氧化阻挡层进行回刻，该回刻工艺将所述顶部沟槽底部表面和所述顶部沟槽外部的所述硬质掩模层表面的所述氧化阻挡层去...

【专利技术属性】
技术研发人员：范让萱，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31