存储设备及其时钟训练方法技术

一种用于存储设备的训练方法包括：在存储器控制器处向存储设备提供时钟信号，以在时钟信号的参考时间点对控制信号进行同步。当诸如训练时钟信号之类的时钟信号在参考时间点之后不转变时，基于所述时钟信号和所述控制信号来寻找所述存储设备不能在参考时间点对所述控制信号进行采样的失败时间点。可以基于所述失败时间点来设置所述控制信号的同步时间点，在所述同步时间点所述存储设备确保在参考时间点对所述控制信号进行采样的采样裕度。采样器电路可以在所述时钟信号的上升沿的边沿对所述控制信号进行采样。

【技术实现步骤摘要】
存储设备及其时钟训练方法相关申请的交叉引用本申请要求享有于2016年10月27日在韩国知识产权局提交的韩国专利申请No.10-2016-0141207的优先权，在此并入其公开的全部以供参考。
这里公开的本专利技术构思的实施例涉及一种半导体存储设备，具体地，涉及一种存储设备及其训练方法。
技术介绍

技术介绍
诸如智能电话、平板个人计算机(PC)、数码相机、MP3播放器、个人数字助理(PDA)和可穿戴设备之类的移动设备的使用迅速增加。根据近来的移动趋势，对于移动设备中使用的半导体存储设备要求高集成度、高性能和低功率。因为高性能存储设备的操作速度明显快于其他类型的存储设备，因此较高的信号质量和可靠性可以用于应用处理器和存储设备(例如动态随机存取存储器(DRAM)器件)交换的数据。为了确保数据的可靠性，应该对通过接口传输的数据或信号的参考电压或者时钟时序进行优化。时钟时序的优化指的是在时钟信号(或者选通信号)和数据之间发生的最优同步。参考电压提供用于确定数据的逻辑值的标准。通常，为了数据的可靠性而在DRAM上执行训练。与在执行正常操作(例如读取操作或写入操作)时存储设备与应用处理器交换的数据不同，可以在针对每一个训练目的都充分确保操作裕度的状态下将训练数据提供给存储设备。因此，如果在完成训练之后所述存储设备执行正常操作，则在确保操作裕度小于针对训练操作的裕度的同时在应用处理器和存储设备之间交换的数据在时钟信号的非预期边沿处被同步，或者操作的裕度可能是不够的。
技术实现思路
根据本专利技术构思的实施例，一种训练方法包括：在存储器控制器处向存储设备提供时钟信号，以在所述时钟信号的参考时间点对控制信号进行同步，其中所述时钟信号在所述参考时间点之后不转变；寻找所述存储设备不能在所述时钟信号的参考时间点对所述控制信号进行采样的失败时间点，其中所述失败时间点是基于所述时钟信号和所述控制信号的。根据本专利技术构思的实施例，一种存储设备包括：锁存器，包括输入缓冲器和采样器，其中所述输入缓冲器配置为存储从主机接收的控制信号，以及所述采样器配置为与从所述主机提供的时钟信号同步地对从所述输入缓冲器提供的控制信号进行采样；与所述锁存器进行通信的存储单元阵列，所述存储单元阵列存储训练数据；其中响应于在所述存储设备上执行包括在所述时钟信号的参考时间点对所述控制信号进行同步的训练操作，基于所述采样器不能在所述参考时间点对所述控制信号进行采样的失败时间点来执行所述训练操作，其中所述时钟信号在所述参考时间点之后不转变。根据本专利技术构思的实施例，一种存储设备包括：时钟缓冲器，基于来自主机的输入来产生内部时钟信号；输入缓冲器，配置为存储从所述主机接收的控制信号；采样器，配置为与所述内部时钟信号的参考时间点同步地对从所述输入缓冲器提供的控制信号进行采样；以及命令地址锁存器，从所述主机接收命令信号和地址信号；与所述采样器和所述命令地址锁存器进行通信的存储单元阵列，所述存储单元阵列配置为存储训练数据。其中响应于由所述主机发起的控制信号训练操作，将所述控制信号与所述内部时钟信号同步；以及响应于由所述主机发起的命令信号训练操作，将所述命令信号与所述内部时钟信号同步。附图说明图1是示出了根据本专利技术构思的实施例的存储系统的框图；图2是示出了图1所示的主机的框图；图3是示出了图1中所示的存储设备的框图；图4是示出了图3中所示的采样器的操作裕度的时序图；图5和图6是示出了当图1中所示的存储系统操作时产生的信号的时序图；图7至图9是示出了根据本专利技术构思的实施例的训练方法的时序图；图10是示出了根据本专利技术构思的图1的存储系统的训练方法的流程图；以及图11是示出了根据本专利技术构思的实施例的向其应用存储设备的用户系统的框图。具体实施方式下面，将详细地描述本专利技术构思的实施例，使得本领域普通技术人员可以实践本专利技术构思。图1是示出了根据本专利技术构思的实施例的存储系统的框图。参考图1，存储系统1000可以包括主机1100和存储设备1200。例如，存储系统1000可以是包括主机1100和存储设备1200两者在内的单一系统。备选地，存储系统1000的主机1100和存储设备1200可以分别用分离的设备来实现。主机1100可以是包括通用处理器或应用处理器在内的处理器电路或系统。备选地，主机1100可以是例如以下部件：包括一个或多个处理器的计算设备：个人计算机、外围设备、数码相机、个人数字助理(PDA)、便携媒体播放器(PMP)、智能电话、平板计算机或者可穿戴设备，只举一些可能的非限制性设备的示例。主机1100可以在启动或特定情况下在存储设备1200上执行训练。主机1100可以通过执行所述训练来影响与存储设备1200的数据或信号交换的可靠性。例如，主机1100可以在各种条件下将训练数据(TD)写入到存储设备1200或者从存储设备1200读取训练数据，以确定最优时钟时序或最优参考电平。存储设备1200可以存储从主机1100提供的数据，或者存储要提供给主机1100的数据。存储设备1200可以用包括易失性存储器或非易失性存储器在内的任意存储介质。例如，在存储设备1200包括易失性存储器的情况下，存储设备1200可以包括DRAM、静态RAM(SRAM)、闸流管RAM(TRAM)、零电容器RAM(Z-RAM)、双晶体管RAM(TTRAM)、磁阻RAM(MRAM)等。本专利技术构思的实施例也可以应用于每一个均包括易失性存储器在内的所有存储介质。例如，存储设备1200可以包括无缓冲的双内嵌存储器模块(UDIMM)、寄存的DIMM(RDIMM)、负荷减小的DIMM(LRDIMM)、非易失性DIMM(NVDIMM)等。例如，在存储设备1200包括非易失性存储器(NVM)的情况下，存储设备1200可以是电可擦除可编程只读存储器(EEPROM)、闪速存储器、MRAM、自旋传递扭矩MRAM(STT-MRAM)、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻RAM(RRAM)、纳米管RRAM(NRAM)、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储设备或者绝缘体阻变存储器。可以将一个或多个比特存储在非易失性存储器的单位单元中。上述示例并没有限制本专利技术构思的范围。然而，在下文中，为了易于描述，假设存储设备1200包括单一存储设备。然而，如上所述，本领域普通技术人员应该理解的是，本专利技术构思的实施例可以应用于各种存储器设备。存储设备1200可以与主机1100通信。例如，存储设备1200可以基于各种有线通信协议和各种无线通信协议中的一个或多个与主机1100通信，所述有线通信协议例如是通用串行总线(USB)、小计算机系统接口(SCSI)、PCIe、移动PCIe(M-PCIe)、先进技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行附加SCSI(SAS)、集成驱动电子设备(IDE)、火线、通用闪速存储器(UFS)、传输控制协议/因特网协议(TCP/IP)，所述无线通信协议例如是长期演进(LTE)、WiMax、全球移动通信系统(GSM)、码分多址(CDMA)、高速分组接入(HSPA)、蓝牙、近场通信(NFC)、Wi-Fi和射频识别(RFID)。本发本文档来自技高网...

【技术保护点】
一种训练方法，包括：在存储器控制器处向存储设备提供时钟信号，以在所述时钟信号的参考时间点对控制信号进行同步，其中所述时钟信号在所述参考时间点之后不转变；以及寻找所述存储设备不能在所述时钟信号的参考时间点对所述控制信号进行采样的失败时间点，其中所述失败时间点是基于所述时钟信号和所述控制信号的。

【技术特征摘要】
2016.10.27 KR 10-2016-01412071.一种训练方法，包括：在存储器控制器处向存储设备提供时钟信号，以在所述时钟信号的参考时间点对控制信号进行同步，其中所述时钟信号在所述参考时间点之后不转变；以及寻找所述存储设备不能在所述时钟信号的参考时间点对所述控制信号进行采样的失败时间点，其中所述失败时间点是基于所述时钟信号和所述控制信号的。2.根据权利要求1所述的训练方法，还包括：在所述存储器控制器处基于所述失败时间点来设置所述控制信号的同步时间点，在所述同步时间点所述存储设备确保在所述参考时间点对所述控制信号进行采样的采样裕度。3.根据权利要求2所述的训练方法，其中寻找所述失败时间点基于对所述控制信号顺序地延迟以重复地提供给所述存储设备。4.根据权利要求3所述的训练方法，其中所述同步时间点被设置为从所述失败时间点提前所述时钟信号的周期的一半的时间点，并且其中所述存储设备的采样器在所述时钟信号的上升沿和下降沿的一个边沿处对所述控制信号进行采样，并且所述参考时间点包括所述一个边沿。5.根据权利要求3所述的训练方法，其中所述控制信号的同步时间点被设置为从所述失败时间点提前所述时钟信号的周期的四分之一的时间点，其中所述存储设备的采样器分别在所述时钟信号的上升沿和下降沿处对所述控制信号进行采样，并且所述参考时间点包括所述时钟信号的上升沿和下降沿，以及其中所述存储器控制器重复地执行以下操作：提供所述时钟信号、寻找所述失败时间点以及将所述控制信号的同步时间点设置在所述时钟信号的上升沿和下降沿上。6.根据权利要求2所述的训练方法，其中寻找所述失败时间点基于对所述控制信号顺序地提前以重复地提供给所述存储设备。7.根据权利要求6所述的训练方法，其中所述控制信号的同步时间点被设置为从所述失败时间点延迟所述时钟信号的周期的一半的时间点，以及其中所述存储设备的采样器在所述时钟信号的上升沿和下降沿的一个边沿处对所述控制信号进行采样，并且所述参考时间点包括所述一个边沿。8.根据权利要求6所述的训练方法，其中所述控制信号的同步时间点被设置为从所述失败时间点延迟所述时钟信号的周期的四分之一的时间点，其中所述存储设备的采样器分别在所述时钟信号的上升沿和下降沿处对所述控制信号进行采样，并且所述参考时间点包括所述时钟信号的上升沿和下降沿，以及其中所述存储器控制器重复地执行所述提供、所述寻找和所述时钟信号的上升沿和下降沿上的设置。9.根据权利要求1所述的训练方法，其中提供给所述存储器控制器的时钟信号包括来自主机的训练时钟信号。10.一种存储设备，包括：锁存器，包括输入缓冲器和采样器，其中所述输入缓冲器配置为存储从主机接收的控制信号，以及所述采样器配置为与从所述主机提供的时钟信号同步地对从所述输入缓冲器提供的控制信号进行采样；与所述锁存器进行通信的存储单元阵列，所述存储单元阵列存储训练数据；其中...

【专利技术属性】
技术研发人员：崔娟圭，申丞濬，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR