一种3D NAND存储器件及其制造方法技术

本发明专利技术提供一种3D NAND存储器件及其制造方法，在形成沟道孔以及沟道孔下的外延层之后，在沟道孔的侧壁依次形成电荷捕获层、沟道层，以在沟道孔侧壁上形成存储单元串，而后，在外延层顶部形成接触掺杂区，沟道孔最后填充入金属材料，作为外延层的接触，这样，就在形成存储单元串的同时，在存储单元串的下部形成了接触区，无需单独设置沟道槽连接源线，从而减小芯片的占用面积，有效提高存储器的存储密度。

A 3D NAND memory component and its manufacturing method

The invention provides a 3D NAND storage device and its manufacturing method, after the formation of epitaxial layer of channel hole and channel hole of the side wall of the hole in the channel formed by charge trapping layer, channel layer in the channel side wall of the hole is formed on the memory cell string, and then form a contact doped region at the top of the epitaxial layer, the channel hole finally filled into metal materials, such as epitaxial layer contact, in the formation of memory cell string at the same time, the lower memory cell string forming a contact zone, without requiring a separate set of channel slot connection source line, thereby reducing the chip area occupied, effectively improve the memory density.

【技术实现步骤摘要】
一种3DNAND存储器件及其制造方法
本专利技术涉及半导体器件及其制造领域，特别涉及一种3DNAND存储器件及其制造方法。
技术介绍
NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的NAND存储器件。在3DNAND存储器结构中，采用垂直堆叠多层存储单元的方式，实现堆叠式的3DNAND存储器件。目前的3DNAND存储器结构中，在堆叠层中形成垂直的存储单元串，堆叠层中的每一层对应一个存储单元，在存储单元串的底部为源线选通管(SLS，SourceLineSelector)，该源线选通管也被称为下选通管或底部选通管，通过源线将源线选通管引出，目前的具体实现为：在堆叠层中刻蚀出沟道槽，在沟道槽下形成高掺杂区，而后通过在沟道槽中填充金属，形成源极接触，该沟道槽通常为每几排沟道孔则设置一条，例如4排沟道孔设置一条沟道槽。这样，需要在存储阵列中设置很多沟道槽，占据了较大的面积，不利于进一步提高存储器的存储密度。
技术实现思路
有鉴于此，本专利技术的目的在于提供一种纳米线结构、围栅纳米线器件及其制造方法，得到更小尺寸的纳米线器件，同时降低源漏区的接触电阻。为实现上述目的，本专利技术有如下技术方案：一种3DNAND存储器件的制造方法，包括：提供衬底，所述衬底上形成有第一绝缘层和牺牲层交替层叠的堆叠层；在堆叠层中形成沟道孔；在沟道孔下的衬底上形成外延层；在沟道孔的侧壁上依次形成电荷捕获层和沟道层，所述沟道层与所述外延层的表面相接触；在所述外延层中形成凹槽，并在所述沟道层的侧壁以及凹槽侧壁形成第二绝缘层；在所述凹槽下外延层的顶部形成第一接触掺杂区；在沟道孔及凹槽中、第一接触掺杂区上形成金属填充层。可选地，在所述凹槽下外延层的顶部形成第一接触掺杂区的步骤中，还包括：在沟道层的顶部形成第二接触掺杂区。可选地，还包括：形成与金属填充层连接的第一连线，以及形成与第二接触掺杂区连接的第二连线，所述第一连线为源线，第二连线为位线；或者，第一连线为位线，第二连线为源线。可选地，在形成金属填充层之后，还包括：将堆叠层中的牺牲层去除；在外延层的外壁上形成栅介质层；进行填充，形成替换牺牲层的金属层。可选地，在沟道孔的侧壁上依次形成电荷捕获层和沟道层，在所述外延层中形成凹槽，包括：依次沉积氧化硅层、氮化硅层和氧化硅层的电荷捕获层，以及第一多晶硅层，并进行刻蚀，在沟道孔的侧壁形成电荷捕获层以及第一多晶硅层；沉积第二多晶硅层并进行刻蚀，在沟道孔的侧壁上形成第二多晶硅层，以形成沟道层，并过刻蚀部分厚度的外延层，在外延层中形成凹槽。一种3DNAND存储器件，包括：衬底；所述衬底上的金属层与绝缘层交替层叠的堆叠层；所述堆叠层中的沟道孔；所述沟道孔下部的衬底上的外延层，所述外延层的侧壁上的栅介质层；所述沟道孔侧壁上依次层叠的电荷捕获层和沟道层，所述沟道层与所述外延层的表面相接触；所述外延层中开口朝向所述沟道孔的凹槽；所述凹槽下外延层的顶部的第一接触掺杂区；所述沟道孔及凹槽中、第一接触掺杂区上的金属填充层。可选地，还包括：所述沟道层的顶部的第二接触掺杂区。可选地，还包括：与金属填充层连接的第一连线，以及与第二接触掺杂区连接的第二连线，所述第一连线为源线，第二连线为位线；或者，第一连线为位线，第二连线为源线。可选地，所述电荷捕获层包括依次层叠的氧化硅层、氮化硅层和氧化硅层，所述沟道层为多晶硅层。可选地，所述沟道层位于所述凹槽侧面的外延层之上。本专利技术实施例提供的3DNAND存储器件及其制造方法，在形成沟道孔以及沟道孔下的外延层之后，在沟道孔的侧壁依次形成电荷捕获层、沟道层，以在沟道孔侧壁上形成存储单元串，而后，在外延层顶部形成接触掺杂区，沟道孔最后填充入金属材料，作为外延层的接触，这样，就在形成存储单元串的同时，在存储单元串的下部形成了接触区，无需单独设置沟道槽连接源线，从而减小芯片的占用面积，有效提高存储器的存储密度。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1示出了根据本专利技术实施例3DNAND存储器件的制造方法流程图；图2-12示出了根据本专利技术实施例的方法形成3DNAND存储器件过程中的器件剖面结构示意图；图13示出了根据本专利技术实施例的方法形成的3DNAND存储器件的俯视图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似推广，因此本专利技术不受下面公开的具体实施例的限制。其次，本专利技术结合示意图进行详细描述，在详述本专利技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本专利技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本专利技术实施例提供了一种3DNAND存储器件及其制造方法，参考图1所示，在步骤S01，提供衬底100，所述衬底100上形成有第一绝缘层1101和牺牲层1102交替层叠的堆叠层110，参考图2所示。在本专利技术实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，SiliconOnInsulator)或GOI(绝缘体上锗，GermaniumOnInsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅单晶衬底。根据垂直方向所需形成的存储单元的个数来确定堆叠层110的层数，堆叠层110的层数例如可以为32层、64层、128层等，此处堆叠层的层数是指其中牺牲层1102的层数，牺牲层在后续的步骤中将被替换为金属层，绝缘层用于将金属层间隔开，金属层为存储器件的控制栅，该层数决定了垂直方向上存储单元的个数，因此，堆叠层的层数越多，越能提高集成度。可以理解的是，在本专利技术实施例的图示中，仅示意性的示例出其中的几层，在实际器件结构中，堆叠层具有更多的层数。堆叠层与衬底之间还形成有底层氧化物层102，该底层氧化物层可以通过热氧化工艺来形成。可以根据后续工艺中的刻蚀选择性来确定第一绝缘层1101和牺牲层1102的材料，本实施例中，第一绝缘层1101可以为氧化硅(SiO2)层，牺牲层1102可以为氮化硅层。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成该堆叠层110；而后，还可以通过刻蚀工艺，使得堆叠层110的边缘为阶梯结构，阶梯结构用于后续形成金属层上的接触。在步骤S02，在堆叠层110中形成沟道孔本文档来自技高网...

【技术保护点】
一种3D NAND存储器件的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有第一绝缘层和牺牲层交替层叠的堆叠层；在堆叠层中形成沟道孔；在沟道孔下的衬底上形成外延层；在沟道孔的侧壁上依次形成电荷捕获层和沟道层，所述沟道层与所述外延层的表面相接触；在所述外延层中形成凹槽，并在所述沟道层的侧壁以及凹槽侧壁形成第二绝缘层；在所述凹槽下外延层的顶部形成第一接触掺杂区；在沟道孔及凹槽中、第一接触掺杂区上形成金属填充层。

【技术特征摘要】
1.一种3DNAND存储器件的制造方法，其特征在于，包括：提供衬底，所述衬底上形成有第一绝缘层和牺牲层交替层叠的堆叠层；在堆叠层中形成沟道孔；在沟道孔下的衬底上形成外延层；在沟道孔的侧壁上依次形成电荷捕获层和沟道层，所述沟道层与所述外延层的表面相接触；在所述外延层中形成凹槽，并在所述沟道层的侧壁以及凹槽侧壁形成第二绝缘层；在所述凹槽下外延层的顶部形成第一接触掺杂区；在沟道孔及凹槽中、第一接触掺杂区上形成金属填充层。2.根据权利要求1所述的制造方法，其特征在于，在所述凹槽下外延层的顶部形成第一接触掺杂区的步骤中，还包括：在沟道层的顶部形成第二接触掺杂区。3.根据权利要求2所述的制造方法，其特征在于，还包括：形成与金属填充层连接的第一连线，以及形成与第二接触掺杂区连接的第二连线，所述第一连线为源线，第二连线为位线；或者，第一连线为位线，第二连线为源线。4.根据权利要求1所述的制造方法，其特征在于，在形成金属填充层之后，还包括：将堆叠层中的牺牲层去除；在外延层的外壁上形成栅介质层；进行填充，形成替换牺牲层的金属层。5.根据权利要求1-4中任一项所述的制造方法，其特征在于，在沟道孔的侧壁上依次形成电荷捕获层和沟道层，在所述外延层中形成凹槽，包括：依次沉积氧化硅层、氮化硅层和氧化硅层的电...

【专利技术属性】
技术研发人员：陈子琪，吴关平，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42