半导体装置的制造方法制造方法及图纸

本发明专利技术提供一种更高效地以树脂密封半导体芯片积层体的半导体装置的制造方法。所述半导体装置的制造方法是在具有第1凸块电极的第1半导体芯片的第1面上，使具有第2凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1贯通电极重叠的方式积层，在所述第2半导体芯片上，使具有第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第2贯通电极重叠的方式积层而形成芯片积层体，将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极，在具有第2面的第1衬底上，以所述第1面朝向所述第2面侧的方式搭载所述芯片积层体，将所述第2面上及所述第1、第2及第3半导体芯片间树脂密封。

Manufacturing methods of semiconductor devices

The invention provides a method for producing a semiconductor device that is more efficient in sealing a semiconductor chip layer with a resin. The method of manufacturing a semiconductor device is in the first semiconductor chip has first bump electrode on the first surface, which has a second bump electrode and 1 electrode through the second semiconductor chip with the first bump electrode and the first electrode layer through overlapping way, in the second semiconductor chip, the with a third semiconductor chip second through electrode to the second bump electrode and the second electrode layer through overlapping formed chip laminate, the laminate first and the chip 2 bump electrode by reflow soldering machine connected to the first and 2 in second with a through electrode surface the first substrates, with the first side to the second side of the way with the chip laminate, the area on the second and the first, second and 3 between the resin sealed semiconductor chip.

【技术实现步骤摘要】
半导体装置的制造方法相关申请本申请享有以日本专利申请2016-176671号(申请日：2016年9月9日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体装置的制造方法。
技术介绍
在NAND(NOR-AND：与非)型闪存等要求高容量的器件中，提出有将半导体芯片多段积层并树脂密封的方法。关于各半导体芯片，为使信号提取的传递速度更高速化，而基于TSV(ThroughSiliconVIA：硅穿孔)方式的积层方式受到关注。
技术实现思路
本专利技术的实施方式提供一种更高效地以树脂密封半导体芯片积层体的半导体装置的制造方法。实施方式的半导体装置的制造方法是在具有第1凸块电极的第1半导体芯片的第1面上，使具有第2凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1贯通电极重叠的方式积层，在所述第2半导体芯片上，使具有第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第2贯通电极重叠的方式积层而形成芯片积层体，将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极，在具有第2面的第1衬底上，以所述第1面朝向所述第2面侧的方式搭载所述芯片积层体，将所述第2面上及所述第1、第2及第3半导体芯片间树脂密封。附图说明图1是表示第1实施方式的半导体装置的构成的剖视图。图2是表示第1实施方式的半导体装置的构成的剖视图。图3(a)及(b)是说明第1实施方式的半导体装置的制造方法的图。图4(a)及(b)是说明第1实施方式的半导体装置的制造方法的图。图5是说明第1实施方式的半导体装置的制造方法的图。图6是说明第1实施方式的半导体装置的制造方法的图。图7是说明第1实施方式的半导体装置的制造方法的图。图8是表示第2实施方式的半导体装置的构成的图。图9(a)及(b)是说明第2实施方式的半导体装置的制造方法的图。图10(a)及(b)是说明第2实施方式的半导体装置的制造方法的图。具体实施方式(第1实施方式)以下，参照图1至图7对第1实施方式的半导体装置进行说明。另外，在以下的附图的记载中，对相同的部分以相同的符号表示。但是，附图为示意性图，厚度与平面尺寸的关系、比率等与实物不同。图1是表示第1实施方式的半导体装置的构成的剖视图。如图1所示，本实施方式的半导体装置具备包含支撑衬底1、半导体芯片2、贯通电极3、半导体芯片4(逻辑LSI(Large-scaleintegratedcircuit：大规模集成电路))及金属凸块5的芯片积层体、配线衬底6以及树脂模具7。本实施方式的半导体装置是在配线衬底6上倒装连接包含支撑衬底1及半导体芯片2的芯片积层体，并以树脂模塑包含半导体芯片2间的配线衬底6上的芯片积层体。支撑衬底1具有与配线衬底6对向的第1面1a及作为第1面1a的相反面的第2面1b。在支撑衬底1的第1面1a，经由粘接剂11粘接着半导体芯片2-1。支撑衬底1使用例如引线框架等金属板、硅衬底或膜材料等。粘接剂11包含例如芯片粘接薄膜(dieattachfilm)。在半导体芯片2-1的支撑衬底1的相反面，形成多个金属凸块5，金属凸块5电连接于形成在半导体芯片2-2的贯通电极3。此外，同样地，半导体芯片2-2的贯通电极3经由金属凸块5电连接于形成在半导体芯片2-3的贯通电极3。在半导体芯片2-3的配线衬底6侧的面上形成着未图示的再配线。半导体芯片2-3的贯通电极3经由金属凸块5而与半导体芯片4电连接。将支撑衬底1、半导体芯片2及半导体芯片4合并制成芯片积层体。半导体芯片2包含例如NAND型闪存等存储器芯片。半导体芯片2、4可使用硅衬底、SiC或GaN等衬底等，并不特别限定。设置在半导体芯片2-2、2-3的贯通电极(ThroughSiliconVia：TSV)3向半导体芯片2-1、2-2传送电位或信号。半导体芯片2与共通的半导体芯片4并联连接(总线连接)。也就是说，对利用贯通电极3在芯片积层方向形成的共通的数据总线，并联连接着多条半导体芯片2的数据输入输出线。金属凸块5例如使用Au、Ni、Cu、Sn、Bi、Zn、In或其合金。此外，也可取代金属凸块而使用包含Au、Ni、Cu、Al、Pd或其合金的电极垫。本实施方式的半导体芯片2的数量例如显示有3个，但是半导体芯片2的数量并不特别限定。此外，金属凸块5的个数也不特别限定。配线衬底6具有树脂制的绝缘层61及金属制的配线层62。绝缘层61具有核心层与增层。在配线衬底6上，以相对于配线衬底6而言半导体芯片4最近、支撑衬底1最远的方式搭载芯片积层体。例如在图1中，配线衬底6具有作为芯片积层体的搭载面的第1面6a及作为第1面6a的相反面的第2面6b。在配线衬底6的第2面6b形成着外部连接端子9。在将半导体装置用作BGA(BallGridArray：球栅阵列)封装的情况下，外部连接端子9使用具有焊球、焊料镀覆、镀Au等的突起端子。在将半导体装置用作LGA(LandGridArray：焊盘栅格阵列)封包的情况下，外部连接端子9使用金属垫。在配线衬底6的第1面6a设置内部连接端子10。内部连接端子10例如经由焊料凸块8等连接于设置在除去半导体芯片4后的芯片积层体的最下段的半导体芯片2-3的第1面6a侧的面上的电极垫2-3a。内部连接端子10在与芯片积层体连接时作为连接部(连接垫)发挥功能，且经由配线衬底6的配线网而与外部连接端子9电连接。位于配线衬底6的第1面6a上的芯片积层体、金属凸块5及焊料凸块8整体以树脂模具7覆盖而密封。另外，如图2所示，也可在半导体芯片2及4间设置粘接剂12，以及在配线衬底6与芯片积层体之间设置粘接剂13。由此，半导体芯片2间、以及配线衬底6与芯片积层体的连接变得牢固，而能够减少偏移。接下来，对本实施方式的半导体装置的制造方法进行说明。图3至图7是依制造工序顺序表示本实施方式的半导体装置的制造方法的剖视图。如图3(a)所示，在形成有金属凸块5的半导体芯片2-1的与形成着金属凸块5的面(第1面)为相反侧的面上设置粘接剂11，而使该半导体芯片2-1粘接于支撑衬底1的第1面1a。接着，如图3(b)所示，将预先形成有贯通电极3且具有金属凸块5的半导体芯片2-2积层在半导体芯片2-1上。贯通电极3的形成例如是利用BSV(BackSideVIA：背侧穿孔)方式的晶片工艺而进行。另外，所谓BSV方式是指如下方法：在衬底正面形成具有半导体元件与配线的LSI及表电极，且从衬底背面朝向配线形成孔洞，在孔洞内埋入金属，由此形成TSV。此处，以形成在半导体芯片2-2的贯通电极3与形成在半导体芯片2-1的金属凸块5沿相对于支撑衬底1大致垂直的Z轴上下重叠的方式积层。以相同方式将具有贯通电极3的半导体芯片2-3积层在半导体芯片2-2上(图4(a))。在半导体芯片2-3的例如与半导体芯片2-2为相反侧的面上具有再配线(未图示)与电极垫2-3a。另外，在半导体芯片2的积层中，也可使用如下方法：不在半导体芯片2-1预先形成金属凸块5，而在半导体芯片2-2及2-3的支撑衬底1侧的面上预先形成金属凸块5，并像上述那样积层。接着，如图4(b)所示，将形成着金属凸块5的半导体芯片4积层在半导体芯片2-3上。此时，以例如金属凸块5位于半导本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，在具有第1凸块电极的第1半导体芯片的第1面上，使具有第2凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1贯通电极重叠的方式积层；在所述第2半导体芯片上，使具有第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第2贯通电极重叠的方式积层而形成芯片积层体；将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极；在具有第2面的第1衬底上，以所述第1面朝向所述第2面侧的方式搭载所述芯片积层体；将所述第2面上及所述第1、第2及第3半导体芯片间树脂密封。

【技术特征摘要】
2016.09.09 JP 2016-1766711.一种半导体装置的制造方法，在具有第1凸块电极的第1半导体芯片的第1面上，使具有第2凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1贯通电极重叠的方式积层；在所述第2半导体芯片上，使具有第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第2贯通电极重叠的方式积层而形成芯片积层体；将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极；在具有第2面的第1衬底上，以所述第1面朝向所述第2面侧的方式搭载所述芯片积层体；将所述第2面上及所述第1、第2及第3半导体芯片间树脂密封。2.一种半导体装置的制造方法，在第1半导体芯片的第1面上，使具有第1凸块电极及第1贯通电极的第2半导体芯片以所述第1凸块电极与所述第1面相接的方式积层；在所述第2半导体芯片上，使具有第2凸块电极及第2贯通电极的第3半导体芯片以所述第2凸块电极与所述第1贯通电极重叠的方式积层而形成芯片积层体；将所述芯片积层体的所述第1及第2凸块电极利用回流焊机械连接于所述第1及第2贯通电极；在具有第2面的第1衬底上，以...

【专利技术属性】
技术研发人员：唐金祐次，福田昌利，本间庄一，小牟田直幸，尾山幸史，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP