具有纳米线的半导体器件及制造其的方法技术

一种半导体器件可以包括衬底、第一纳米线、第二纳米线、第一栅极绝缘层、第二栅极绝缘层、第一金属层和第二金属层。第一栅极绝缘层可以沿着第一纳米线的周界。第二栅极绝缘层可以沿着第二纳米线的周界。第一金属层可以沿着第一纳米线的周界在第一栅极绝缘层的顶表面上。第一金属层可以具有第一晶粒尺寸。第二金属层可以沿着第二纳米线的周界在第二栅极绝缘层的顶表面上。第二金属层可以具有不同于第一晶粒尺寸的第二晶粒尺寸。

【技术实现步骤摘要】
具有纳米线的半导体器件及制造其的方法
在此公开的本专利技术构思的实施方式涉及半导体器件，更具体地，涉及具有多栅晶体管的半导体器件及制造其的方法。
技术介绍
已经提出了作为用于增加半导体器件的密度的缩放技术之一的多栅晶体管，在多栅晶体管中，成鳍形状或纳米线形状的硅体形成在衬底上，然后栅极形成在硅体的表面上。包括三维沟道的多栅晶体管可以允许改善的缩放。此外，电流控制能力能被增强而无需多栅晶体管的增加的栅长度。此外，可以有效地减少或抑制短沟道效应(SCE)，短沟道效应是沟道区的电位受漏电压影响的现象。
技术实现思路
本专利技术构思的一些实施方式可以提供具有改善的操作特性的半导体器件。本专利技术构思的一些实施方式可以提供制造具有改善的操作特性的半导体器件的方法。根据本专利技术构思的一些实施方式，提供了半导体器件。一种半导体器件可以包括衬底、第一纳米线、第二纳米线、第一栅极绝缘层、第二栅极绝缘层、第一金属层和第二金属层。衬底可以包括第一区域和第二区域。第一纳米线可以在第一方向上延伸并在第一区域中与衬底间隔开。第二纳米线可以在第二方向上延伸并在第二区域中与衬底间隔开。第一栅极绝缘层可以沿着第一纳米线的周界。第二栅极绝缘层可以沿着第二纳米线的周界。第一金属层可以沿着第一纳米线的周界在第一栅极绝缘层的顶表面上，并且可以具有第一晶粒尺寸。第二金属层可以沿着第二纳米线的周界形成在第二栅极绝缘层的顶表面上，并且可以具有不同于第一晶粒尺寸的第二晶粒尺寸。根据本专利技术构思的一些实施方式，提供了半导体器件。一种半导体器件可以包括衬底、第一纳米线、第二纳米线、第一栅极绝缘层、第二栅极绝缘层、第一金属层、第一填充金属和第二填充金属。衬底可以包括第一区域和第二区域。第一纳米线可以在第一方向上延伸并在第五方向上与衬底间隔开。第二纳米线可以在第二方向上延伸并在第六方向上与衬底间隔开。第一栅极绝缘层可以沿着第一纳米线的周界。第二栅极绝缘层可以沿着第二纳米线的周界。第一金属层可以沿着第一纳米线的周界在第一栅极绝缘层的顶表面上并且具有第一晶粒尺寸。第一填充金属可以沿着第一纳米线的周界在第一金属层的顶表面上并在交叉第一方向的第三方向上延伸。第二填充金属可以沿着第二纳米线的周界在第二栅极绝缘层的顶表面上并且可以在交叉第二方向的第四方向上延伸。根据本专利技术构思的一些实施方式，可以提供制造半导体器件的方法。一种制造半导体器件的方法可以包括：提供包括第一区域和第二区域的衬底；分别在第一区域和第二区域中形成第一纳米线和第二纳米线；形成沿着第一纳米线的第一栅极绝缘层和沿着第二纳米线的第二栅极绝缘层；形成覆盖第一区域并暴露第二区域的阻挡层；执行第二纳米线的表面处理；去除阻挡层；以及形成沿着第一纳米线的第一金属层和沿着第二纳米线的第二金属层。第一金属层的晶粒尺寸和第二金属层的晶粒尺寸彼此不同。根据本专利技术构思的一些实施方式，提供了半导体器件。一种半导体器件可以包括衬底、第一晶体管和第二晶体管。第一晶体管可以在衬底上。第一晶体管可以包括第一纳米线沟道区、沿着第一纳米线沟道区的第一栅极以及在第一纳米线沟道区与第一栅极之间的第一栅极绝缘层。第一栅极可以包括沿着第一纳米线沟道区的第一金属层，并且第一金属层可以包括第一晶粒尺寸。第二晶体管可以在衬底上。第二晶体管可以包括第二纳米线沟道区、沿着第二纳米线沟道区的第二栅极以及在第二纳米线沟道区与第二栅极之间的第二栅极绝缘层。第二栅极可以包括沿着第二纳米线沟道区的第二金属层，并且第二金属层可以包括不同于第一晶粒尺寸的第二晶粒尺寸。附图说明一些实施方式将由以下结合附图的简要描述被更清楚地理解。附图表示如在此描述的非限制性的一些实施方式。图1是示出根据本专利技术构思的一些实施方式的半导体器件的透视图。图2是根据本专利技术构思的一些实施方式的沿图1的线A1-A1和A2-A2截取的剖视图。图3是根据本专利技术构思的一些实施方式的沿图1的线B1-B1和B2-B2截取的剖视图。图4是根据本专利技术构思的一些实施方式的沿图1的线C1-C1和C2-C2截取的剖视图。图5至7是示出根据本专利技术构思的一些实施方式的半导体器件的剖视图。图8至9是示出根据本专利技术构思的一些实施方式的半导体器件的剖视图。图10至11是示出根据本专利技术构思的一些实施方式的半导体器件的剖视图。图12至13是示出根据本专利技术构思的一些实施方式的半导体器件的剖视图。图14是示出根据本专利技术构思的一些实施方式的半导体器件的剖视图。图15至36是示出根据本专利技术构思的一些实施方式的制造半导体器件的方法的中间阶段的视图。具体实施方式现在将参照其中示出了本专利技术构思的示例性实施方式的附图在下文中更充分地描述本专利技术构思。本专利技术构思和实现它们的方法将由以下示例性实施方式是明显的，以下示例性实施方式将参照附图被更详细地描述。然而，本专利技术构思的实施方式可以以不同的形式实现，并且不应被解释为限于在此所陈述的实施方式。更确切地，这些实施方式被提供使得本公开将是彻底的和完整的，并将向本领域技术人员充分地传达本专利技术构思的范围。附图旨在示出某些实施方式中使用的方法、结构和/或材料的一般特征以及补充下面提供的书面描述。然而，这些附图可以不按比例缩放并且可以不精确地反映任何给定实施方式的精确的结构特征或性能特征，并且不应被解释为限定或限制由某些实施方式涵盖的值或特性的范围。例如，为了清楚，分子、层、区域和/或结构元件的相对厚度和定位可以被减小或夸大。相似或相同的附图标记在各种附图中的使用旨在指明相似或相同的元件或特征的存在。当在此使用时，单数术语“一”和“该”也指在包括复数形式，除非上下文清楚地另行指示。将理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到所述另一元件，或者可以存在居间元件。当在此使用时，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。将进一步理解，术语“包括”和/或“包含”当在此使用时指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。类似地，将理解，当诸如层、区域或衬底的一元件被称为“连接到”另一元件或“在”另一元件“上”时，它能直接连接到所述另一元件或在所述另一元件上，或者可以存在居间元件。相比之下，术语“直接”意思是没有居间元件。此外，具体实施方式中所描述的实施方式可以用作为本专利技术构思的理想示例性视图的剖视图被描述。因此，示例性视图的形状可以根据制造技术和/或可允许的误差来修改。因此，本专利技术构思的实施方式不限于示例性视图中所示的特定形状，而是可以包括可根据制造工艺而创建的另外的形状。将参照图1至4描述根据本专利技术构思的一些实施方式的半导体器件。图1是示出根据本专利技术构思的一些实施方式的半导体器件的透视图。图2是沿图1的线A1-A1和A2-A2截取的剖视图。图3是沿图1的线B1-B1和B2-B2截取的剖视图。图4是沿图1的线C1-C1和C2-C2截取的剖视图。参照图1至4，根据本专利技术构思的一些实施方式的半导体器件可以包括包含第一区域I和第二区域II的衬底100。衬底100可以包括例如体硅或绝缘体上硅(SOI)。或者，衬底100可以包括另外的物质，诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底，其包括第一区域和第二区域；第一纳米线，其在第一方向上延伸并在所述第一区域中与所述衬底间隔开；第二纳米线，其在第二方向上延伸并在所述第二区域中与所述衬底间隔开；第一栅极绝缘层，其沿着所述第一纳米线的周界；第二栅极绝缘层，其沿着所述第二纳米线的周界；第一金属层，其沿着所述第一纳米线的所述周界在所述第一栅极绝缘层的顶表面上，所述第一金属层具有第一晶粒尺寸；以及第二金属层，其沿着所述第二纳米线的所述周界在所述第二栅极绝缘层的顶表面上，所述第二金属层具有不同于所述第一晶粒尺寸的第二晶粒尺寸。

【技术特征摘要】
2016.09.06 KR 10-2016-01144751.一种半导体器件，包括：衬底，其包括第一区域和第二区域；第一纳米线，其在第一方向上延伸并在所述第一区域中与所述衬底间隔开；第二纳米线，其在第二方向上延伸并在所述第二区域中与所述衬底间隔开；第一栅极绝缘层，其沿着所述第一纳米线的周界；第二栅极绝缘层，其沿着所述第二纳米线的周界；第一金属层，其沿着所述第一纳米线的所述周界在所述第一栅极绝缘层的顶表面上，所述第一金属层具有第一晶粒尺寸；以及第二金属层，其沿着所述第二纳米线的所述周界在所述第二栅极绝缘层的顶表面上，所述第二金属层具有不同于所述第一晶粒尺寸的第二晶粒尺寸。2.根据权利要求1所述的半导体器件，其中所述第一区域是NMOS区域，所述第二区域是PMOS区域，并且其中所述第一晶粒尺寸大于所述第二晶粒尺寸。3.根据权利要求2所述的半导体器件，其中所述第一金属层向所述第一纳米线施加拉伸应力，所述第二金属层向所述第二纳米线施加压缩应力。4.根据权利要求1所述的半导体器件，其中所述第一金属层在交叉所述第一方向的第三方向上延伸，所述第二金属层在交叉所述第二方向的第四方向上延伸。5.根据权利要求4所述的半导体器件，还包括：第一填充金属，其沿着所述第一纳米线的所述周界在所述第一金属层上并在交叉所述第一方向的所述第三方向上延伸；以及第二填充金属，其沿着所述第二纳米线的所述周界在所述第二金属层上并在交叉所述第二方向的所述第四方向上延伸。6.根据权利要求1所述的半导体器件，还包括：在所述第一区域中的第三纳米线，其在所述第一纳米线上、与所述第一纳米线平行地在所述第一方向上延伸并与所述第一纳米线间隔开；第三栅极绝缘层，其沿着所述第三纳米线的周界；以及第三金属层，其沿着所述第三纳米线的所述周界在所述第三栅极绝缘层上并具有所述第一晶粒尺寸。7.根据权利要求6所述的半导体器件，其中所述第三金属层和所述第一金属层彼此连接，并在所述第一纳米线与所述第三纳米线之间。8.根据权利要求6所述的半导体器件，还包括第一填充金属，其在所述第一纳米线与所述第三纳米线之间的所述第一金属层和所述第三金属层的顶表面上并在交叉所述第一方向的第三方向上延伸。9.根据权利要求1所述的半导体器件，还包括第一阻挡金属，其在所述第一栅极绝缘层与所述第一金属层之间。10.根据权利要求1所述的半导体器件，其中所述衬底还包括第三区域，所述半导体器件还包括：第三纳米线，其在第三方向上延伸并在所述第三区域中与所述衬底间隔开；第三栅极绝缘层，其沿着所述第三纳米线的周界；以及第三金属层，其沿着所述第三纳米线的所述周界在所述第三栅极绝缘层的顶表面上，所述第三金属层具有不同于所述第一晶粒尺寸和所述第二晶粒尺寸的第三晶粒尺寸。11.一种半导体器件，包括：衬底，其包括第一区域和第二区域；第一纳米线，其在第一方向上延伸并在所述第一区域中与所述衬底间隔开；第二纳米线，其在第二方向上延伸并在所述第二区域中与所述衬底间隔开；第一栅极绝缘层，其沿着所述第一纳米线的周界；第二栅极绝缘层，其沿着所述第二纳米线的周界；第一金属层，其沿着所述第一纳米线的所述周界在所述第一栅极绝缘层的顶表面上，所述第一金属层具有第一晶粒尺寸；第一填充金属，其沿着所述第一纳米线的所述周界在所述第一金属层的顶表面上并在交叉所述第一方向的第三方向上延伸；以及第二填充金属，其沿着所述第二纳米线的所述周界在所述第二栅极绝缘层的顶表面上并在交叉所述第二方向的第四方向上延伸。12.根据权利要求11所述的半导体器件，其中所述第二填充金属与所述第二栅极绝缘层直接接触。13.根据权利要求11所...

【专利技术属性】
技术研发人员：金宰中，蔡荣锡，金相溶，罗勋奏，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR