半导体器件、半导体系统及其方法技术方案

提供了一种半导体系统。半导体系统可以包括第一半导体器件、第二半导体器件以及第三半导体器件。第一半导体器件输出地址信号。第一半导体器件可以接收或输出数据。第二半导体器件可以执行阻抗校准操作以及输出由阻抗校准操作产生的上拉码和下拉码。第三半导体器件可以在写入操作或读取操作期间输出由地址信号选中的内部数据作为数据或者储存数据。

Semiconductor devices, semiconductor systems and their methods

A semiconductor system is provided. The semiconductor system may include a first semiconductor device, a second semiconductor device, and a third semiconductor device. The first semiconductor device output address signal. The first semiconductor device can receive or output data. The second semiconductor devices can perform impedance calibration operations and output a pull code and a drop-down code generated by the impedance calibration operation. The third semiconductor device can output the internal data selected by the address signal as data or store data during the write operation or reading operation.

【技术实现步骤摘要】
半导体器件、半导体系统及其方法相关申请的交叉引用本申请要求2016年8月16日提交的韩国专利申请10-2016-0103484的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言涉及与阻抗校准操作的性能相关的半导体器件、包括半导体器件的半导体系统及其方法。
技术介绍
近年来，对快速半导体系统的需求越来越多。相应地，半导体系统中用到的内部信号之间的时间裕度已经减少。半导体系统中所包括的NMOS晶体管或PMOS晶体管的阈值电压和导通电流可以根据制造半导体系统的工艺条件而改变，而NMOS晶体管或PMOS晶体管的阈值电压和导通电流的变化会影响半导体系统中使用的内部信号的偏斜。如果内部信号之间的时间裕度因偏斜的变化而减小，则半导体系统可能发生故障。相应地，随着与高速操作的半导体系统中所包括的半导体器件之间的接口信号相对应的传输信号的电平摆动宽度逐渐减小，因接口单元的阻抗失配导致的传输信号的反射可能会作为严重的问题而凸显。阻抗失配可能因工艺条件的变化而出现。因此，半导体系统采用阻抗匹配电路，诸如片上端接(ODT,on-dietermination)电路。阻抗校准(ZQ校准)意思是指产生本文档来自技高网...

【技术保护点】
一种半导体系统包括：第一半导体器件，被配置成输出芯片选择信号、命令信号、地址信号以及时钟信号，并且被配置成接收或输出数据；第二半导体器件，被配置成如果命令信号的组合为预定组合，则基于芯片选择信号来执行阻抗校准操作且输出由阻抗校准操作产生的上拉码和下拉码；以及第三半导体器件，被配置成在写入操作或读取操作期间，基于芯片选择信号和命令信号，根据命令信号来输出由地址信号选中的存储单元的内部数据作为数据或者将数据储存在由地址信号选中的存储单元中作为内部数据，其中，内部数据和数据的驱动能力由上拉码和下拉码调整。

【技术特征摘要】
2016.08.16 KR 10-2016-01034841.一种半导体系统包括：第一半导体器件，被配置成输出芯片选择信号、命令信号、地址信号以及时钟信号，并且被配置成接收或输出数据；第二半导体器件，被配置成如果命令信号的组合为预定组合，则基于芯片选择信号来执行阻抗校准操作且输出由阻抗校准操作产生的上拉码和下拉码；以及第三半导体器件，被配置成在写入操作或读取操作期间，基于芯片选择信号和命令信号，根据命令信号来输出由地址信号选中的存储单元的内部数据作为数据或者将数据储存在由地址信号选中的存储单元中作为内部数据，其中，内部数据和数据的驱动能力由上拉码和下拉码调整。2.根据权利要求1所述的系统，其中，第三半导体器件被配置成执行阻抗校准操作且输出由阻抗校准操作产生的上拉码和下拉码，其中，第二半导体器件被配置成在读取操作期间输出由地址信号选中的内部数据作为数据，或者被配置成在写入操作期间储存由地址信号选中的数据作为内部数据；其中，如果第二半导体器件执行阻抗校准操作，则第三半导体器件执行写入操作或读取操作，以及其中，如果第二半导体器件执行写入操作或读取操作，则第三半导体器件执行阻抗校准操作。3.根据权利要求1所述的系统，其中，第二半导体器件包括：命令解码器，被配置成基于芯片选择信号来将命令信号解码，以产生写入命令信号、读取命令信号以及阻抗校准命令信号；时延调整电路，被配置成将写入命令信号和读取命令信号移位第一时段以产生列选择信号，并且被配置成将阻抗校准命令信号移位第二时段以产生阻抗校准使能信号，在第一时段，时钟信号的时钟脉冲被输入第一次数，在第二时段，时钟信号的时钟脉冲被输入第二次数；以及阻抗校准电路，被配置成如果阻抗校准使能信号被使能，则输出由外部电阻器的电阻值调整的上拉码和下拉码。4.根据权利要求3所述的系统，其中，时延调整电路包括：内部命令发生电路，被配置成如果写入命令信号、读取命令信号和阻抗校准命令信号中的至少一个被输入，则产生被使能的内部命令信号；标志信号发生电路，被配置成基于内部命令信号而同步于时钟信号来锁存阻抗校准命令信号，以及输出锁存的阻抗校准命令信号作为标志信号；第一时延调整电路，被配置成基于标志信号和写入使能信号来将内部命令信号移位第二时段以产生第一时延信号、第二时延信号以及第三时延信号；第二时延调整电路，被配置成将第一时延信号和第二时延信号移位第三时段以产生列选择信号，在第三时段，时钟信号的时钟脉冲被输入第三次数；以及延迟锁定环DLL电路，被配置成将时钟信号的相位与第三时延信号的相位匹配，以输出阻抗校准使能信号。5.根据权利要求4所述的系统，其中，第一时段被设置成第二时段与第三时段的和，其中，第二时段被设置成附加时延，以及其中，第三时段被设置成列地址信号CAS时延。6.根据权利要求4所述的系统，其中，标志信号发生电路包括：控制信号发生电路，被配置成同步于时钟信号来在内部命令信号被输入的时间点处产生被使能的输入控制信号，以及如果从内部命令信号被输入的时间点开始时钟信号的时钟脉冲被输入预定次数，则产生被使能的输出控制信号；以及标志信号输出电路，被配置成基于输入控制信号来锁存阻抗校准命令信号，且被配置成基于输出控制信号来输出锁存的阻抗校准命令信号作为标志信号。7.根据权利要求6所述的系统，其中，预定次数比在第二时段期间输入的时钟信号的时钟脉冲的数量少至少一个。8.根据权利要求4所述的系统，其中，第一时延调整电路包括：移位寄存器，被配置成将内部命令信号移位第二时段以产生内部时延信号；第一逻辑电路，被配置成产生第一控制信号和第二控制信号，第一控制信号和第二控制信号中的一个基于标志信号和写入使能信号而被选择性地使能；以及第二逻辑电路，被配置成如果第一控制信号被使能，则输出内部时延信号作为第一时延信号，被配置成如果第二控制信号被使能，则输出内部时延信号作为第二时延信号，且被配置成如果标志信号被使能，则输出内部时延信号作为第三时延信号。9.根据权利要求3所述的系统，其中，阻抗校准电路包括：参考电压发生电路，被配置成将电源电压分压以产生参考电压；上拉码发生电路，被配置成如果阻抗校准使能信号被使能，则将连接至外部电阻器的第一节点的电压与参考电压进行比较以产生上拉码；以及下拉码发生电路，被配置成如果阻抗校准使能信号被使能，则利用由上拉码调整的驱动能力来驱动第二节点，并且将第二节点的电压与参考电压进行比较以产生下拉码。10.根据权利要求9所述的系统，其中，如果阻抗校准使能信号被禁止，则上拉码发生电路接收上拉码以驱动第一节点，以及其中，如果阻抗校准使能信号被禁止，则下拉码发生电路接收下拉码以驱动第二节点。11.根据权利要求3所述的系统，其中，第二半导体器件还包括：存储单元阵列，被配置成基于列选择信号来将内部数据储存在由地址信号选中的存储单元中或者输出储存的内部数据；以及数据输入和输出(I/O)电路，被配置成基于内部数据而利用由上拉码和下拉码调整的驱动能力来驱动数据，或者被配置成基于数据而利用调整的驱动能力来驱动内部数据。12.根据权利要求11所述的系统，其中，第二半导体器件还包括：焊盘部，所述焊盘部包括：第一焊盘，被配置成接收命令信号以及将命令信号提供给命令解码器；第二焊盘，被配置成接收地址信号以及将地址信号提供给存储单元阵列；第三焊盘，被配置成接收时钟信号以及将时钟信号提供给时延调整电路；第四焊盘，被配置成接收上拉码以及将上拉码提供给阻抗校准电路；第五焊盘，被配置成接收下拉码以及将下拉码提供给阻抗校准电路；以及第六焊盘，被配置成接收数据以及将数据提供给数据输入和输出电路。13.根据权利要...

【专利技术属性】
技术研发人员：金载镒，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR