具有增加的掩模层的镶嵌薄膜电阻器制造技术

本发明专利技术揭示一种用于在完成铜过程模块上的铜化学机械抛光CMP工艺之后制造薄膜电阻器的方法，其包含以下步骤：跨越至少两个结构(90a、90b)沉积电介质势垒层(100)；将第二电介质层(110)沉积于所述电介质势垒的顶上作为硬掩模；使用光刻来图案化沟槽；通过所述硬掩模来蚀刻所述沟槽，且在所述电介质势垒中或所述电介质势垒上停止；从光刻工艺移除任何剩余光致抗蚀剂(120a、120b)；穿过所述电介质势垒来蚀刻所述沟槽，借此暴露至少两个铜结构中的每一者的铜表面；及将薄膜电阻器材料(120)沉积到所述沟槽中，且跨越所得至少两个暴露铜表面桥接。

A mosaic film resistor with an increased mask layer

The invention discloses a method for manufacturing thin film resistors after copper chemical mechanical polishing process of CMP copper process on the module, which comprises the following steps: across at least two structures (90a, 90B) depositing a dielectric barrier layer (100); the second dielectric layer (110) deposited on the dielectric barrier top as a hard mask; using lithography patterned trench; to etch the trench through the hard mask, and in the dielectric barrier or the dielectric barrier stop; photoresist lithography process to remove any remaining light from (120a, 120b); through to etch the trench of the dielectric barrier, exposure to copper surface each of at least two copper in the structure; and the thin film resistor material (120) deposited into the trench, and across the income of at least two exposed bridging copper surface.

【技术实现步骤摘要】
【国外来华专利技术】具有增加的掩模层的镶嵌薄膜电阻器相关申请案的交叉参考本申请案主张2015年6月18日申请的共同拥有的第62/181,515号美国临时专利申请案的优先权，所述美国专利申请案出于所有目的特此以引用方式并入本文中。
本专利技术涉及一种镶嵌薄膜电阻器，特定来说，本专利技术涉及在半导体装置的铜后段制程(BEOL)处理上使用单个增加的掩模层建构的镶嵌薄膜电阻器模块及一种用于制造此装置的方法。
技术介绍
半导体集成电路(IC)通常包含用以连接IC的各种组件(称为互连件)或后段工艺(BEOL)的金属化层。铜可优于铝，这归因于铜的更低电阻率及高电子迁移电阻。然而，很难使用用于铝互连件的传统光致抗蚀剂遮蔽及等离子蚀刻来制造铜互连件。用于在IC上形成铜互连件的一种已知技术称为附加图案化，有时称为镶嵌过程，其是指传统金属嵌补技术。所谓的镶嵌过程可包含以敞开沟槽图案化电介质材料(例如二氧化硅或氟硅酸玻璃(FSG)或有机硅酸玻璃(OSG))，其中铜或其它金属导体应位于敞开沟槽中。沉积铜扩散势垒层(通常Ta、TaN或两者的双层)，随后接着沉积铜晶种层。通常随后接着块体铜填充，通常通过电子化学镀敷工艺。接着，使用化学机械平坦化(CMP)工艺移除任何过量铜及势垒。此CMP工艺通常称为铜CMP工艺。接着，沟槽中剩余的铜用作为导体。通常，晶片立即沉积有电介质势垒层(例如SiN或SiC)以防止铜腐蚀且改进装置可靠性。随着更多特征封装到半导体芯片中，更需要将无源组件(例如电阻器)封装到电路中。可通过离子植入及扩散产生一些电阻器，例如多晶硅电阻器。然而，此类电阻器在其电阻值上具有高变化，且其电阻值也随温度大幅改变。
技术实现思路
根据各种实施例，实例方法提供与现有铜互连件工艺兼容的低成本BEOL薄膜电阻器(TFR)。另外，实例方法需要更少光刻掩模，从而简化工艺并降低成本。所述方法提供相对于具有三个增加的掩模层的典型薄膜电阻器的显著成本节省。模块是柔性的，且可插入到铜互连件的任何金属层。各种实施例提供在铜BEOL半导体装置上构造薄膜电阻器的方法。使用薄导电膜在BEOL中制造具有良好控制的电阻率的电阻器(称为薄膜电阻器(TFR))。用以构造TFR的材料通常具有接近0的电阻温度系数(TCR)。此TFR提供在温度的广泛范围内的准确及稳定电阻值；显著增强芯片性能，尤其是其中匹配是关键的精确模拟电路的芯片性能。其是模块化，且在铜CMP及电介质势垒沉积之后可插入到铜镶嵌互连件的任何金属层中。所述模块可插入到多层级铜互连件一次或多次。具有大约～1KΩ/□的薄片电阻及接近0的电阻温度系数(TCR)的薄膜电阻器允许集成电路(特定来说具有模拟组件的集成电路)的新设计。当越来越多的模拟组件集成到单个芯片时，产生具有竞争性成本的TFR模块的需要增长。在本专利技术的一些实施例中，一种用于在完成铜工艺模块上的铜化学机械抛光(CMP)工艺之后制造薄膜电阻器的方法可包含：跨越至少两个结构沉积电介质势垒层；将第二电介质层沉积于所述电介质势垒的顶上作为硬掩模；使用光刻图案化沟槽；穿过所述硬掩模蚀刻所述沟槽且在所述电介质势垒中或所述电介质势垒上停止；从光刻工艺移除任何剩余光致抗蚀剂；穿过所述电介质势垒蚀刻所述沟槽，借此暴露至少两个铜结构中的每一者的铜表面；及将薄膜电阻器材料沉积到所述沟槽中且跨越所得至少两个暴露铜表面桥接。一些实施例可包含使用电介质膜覆盖所述薄膜。在一些实施例中，所述电介质膜是二氧化硅。在一些实施例中，在所述TFR沟槽蚀刻之后执行清洁步骤。在一些实施例中，所述清洁步骤是稀释HF清洁，其经配置以从所述晶片的所述表面移除蚀刻残留物。在一些实施例中，所述薄膜材料是TaN、SiCr或SiCCr。在一些实施例中，所述薄膜材料选自由TaNx、CrSi、NiCr、TiNx、SiCr、SiCCr、Ta、Cr、Ti、W及Mo组成的群组。一些实施例可包含在所述薄膜电阻器材料已沉积到所述沟槽之后使用新CMP工艺抛光掉TFR沟槽外部的任何突出材料，其包含TFR电介质盖、TFR材料及/或一些或所有所述剩余硬掩模。一些实施例可包含在完成所述第二CMP之后继续铜镶嵌过程以使用通路将所述至少两个分离铜结构连接到所述晶片上的其它结构。附图说明图1是展示使用常规过程实施的两个实例薄膜电阻器(TFR)的图式。图2是展示根据本专利技术的教示沉积的实例TFR的图式。图3是展示在已根据本专利技术的教示完成用于建构TFR的方法的部分之后的IC堆叠的图式。图4是展示在已根据本专利技术的教示完成用于建构TFR的方法的部分之后的IC堆叠的图式。图5是展示在已根据本专利技术的教示完成用于建构TFR的方法的部分之后的IC堆叠的图式。图6是展示在已根据本专利技术的教示完成用于建构TFR的方法的部分之后的IC堆叠的图式。图7是展示在已根据本专利技术的教示完成用于建构TFR的方法的部分之后的IC堆叠的图式。图8是展示在已根据本专利技术的教示完成用于建构TFR的方法的部分之后的IC堆叠的图式。图9是展示在已根据本专利技术的教示完成用于建构TFR的方法的部分之后的IC堆叠的图式。图10是展示根据本专利技术的教示建构的实例TFR的测量结果的图。图11是展示根据本专利技术的教示的一种用于在完成铜过程模块上的铜化学机械抛光(CMP)工艺之后制造薄膜电阻器的实例方法的流程图。图式提供本专利技术的教示的各种实施例的说明。所属领域的一般技术人员将能够在不背离本专利技术的技术方案及教示的范围的情况下，使用本专利技术的教示来发展图式中所描绘的结构及方法的替代性实施例。具体实施方式图1是展示使用常规工艺实施的两个实例TFR的图式。图1中展示的TFR需要用于制造的三个增加的掩模层。即，需要第一增加的掩模层以产生TFR头部30a及30b。需要第二增加的掩模层以产生TFR40a及40b。需要第三增加的掩模层以产生TFR通路50a及50b。可跨越TFR头部30a及30b的顶部或在TFR头部30a及30b下方建构所展示的两个实例TFR40a及40b，但在两种情况中均需要至少三个增加的掩模层。图2是展示根据本专利技术的教示的经沉积于IC10上的实例TFR120的图式。根据各种实施例，可仅使用掩模层及掩模工艺过程来产生TFR模块120。TFR120可经沉积到图案化到先前处理的半导体衬底20中的沟槽，其包括任何适当已知衬底材料及半导体工艺过程。如所展示，TFR120可为由电介质势垒层100a、100b隔离的特征部之间的导电互连件。在一些实施例中，电介质层130可填充由TFR工艺过程留下的任何空间。图3是展示在已根据本专利技术的教示完成用于建构TFR的方法200的部分之后的IC堆叠30的图式(相对于图11更详细讨论方法200)。在图3中展示的阶段处，堆叠30包含经沉积以囊封所有铜表面(在此实例中，包含铜表面90a及90b)的电介质势垒层100。电介质势垒层100通常是具有大约～500埃的厚度的SiN或SiC。图4是展示在已根据本专利技术的教示完成用于建构TFR的方法100的部分之后的IC堆叠40的图式。如图4中所展示，堆叠40包含经沉积于电介质势垒层100的顶上以充当接下来的蚀刻操作中的硬掩模的第二电介质层110。第二层110可称为硬掩模，且可由二氧化硅组成。此第二层110本质上必须不同于势垒100，这是由于两个膜之间的选择性是关键本文档来自技高网...

【技术保护点】
一种用于在完成铜过程模块上的铜化学机械抛光CMP工艺之后制造薄膜电阻器的方法，所述方法包括：跨越至少两个结构沉积电介质势垒层；将第二电介质层沉积于所述电介质势垒的顶上作为硬掩模；使用光刻来图案化沟槽；穿过所述硬掩模来蚀刻所述沟槽，且在所述电介质势垒中或所述电介质势垒上停止；从所述光刻工艺移除任何剩余光致抗蚀剂；穿过所述电介质势垒来蚀刻所述沟槽，借此暴露所述至少两个铜结构中的每一者的铜表面；及将薄膜电阻器材料沉积到所述沟槽中，且跨越所得至少两个暴露铜表面桥接。

【技术特征摘要】
【国外来华专利技术】2015.06.18 US 62/181,515;2016.06.16 US 15/184,7481.一种用于在完成铜过程模块上的铜化学机械抛光CMP工艺之后制造薄膜电阻器的方法，所述方法包括：跨越至少两个结构沉积电介质势垒层；将第二电介质层沉积于所述电介质势垒的顶上作为硬掩模；使用光刻来图案化沟槽；穿过所述硬掩模来蚀刻所述沟槽，且在所述电介质势垒中或所述电介质势垒上停止；从所述光刻工艺移除任何剩余光致抗蚀剂；穿过所述电介质势垒来蚀刻所述沟槽，借此暴露所述至少两个铜结构中的每一者的铜表面；及将薄膜电阻器材料沉积到所述沟槽中，且跨越所得至少两个暴露铜表面桥接。2.根据权利要求1所述的用于制造薄膜电阻器的方法，其进一步包括使用电介质膜来覆盖所述薄膜的步骤。3.根据权利要求2所述的用于制造薄膜电阻器的方法，其中所述电介质膜是二氧化硅。4.根据权利要求1所述的用于制造薄膜电阻器的...

【专利技术属性】
技术研发人员：Y·J·冷，贾斯丁·希罗奇·萨托，
申请(专利权)人：密克罗奇普技术公司，
类型：发明
国别省市：美国,US