用于半导体结构的金属特征的自底向上填充（BUF）制造技术

描述了用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构。在示例中，一种半导体结构包括设置于层间电介质(ILD)层中的沟槽。沟槽具有侧壁、底部和顶部。U形金属种子层设置在沟槽的底部并沿着沟槽的侧壁，但大体上位于沟槽的顶部下方。金属填充层设置在U形金属种子层上并将沟槽填充到沟槽的顶部。金属填充层沿沟槽的侧壁的位于U形金属种子层上方的部分与ILD层的电介质材料直接接触。

Bottom up filling (BUF) for metal characteristics of a semiconductor structure

A bottom-up approach and the structure obtained for the metal characteristics of a semiconductor structure are described. In the example, a semiconductor structure includes grooves set in the interlayer dielectric (ILD) layer. The groove has the side wall, the bottom and the top. The U - shaped metal seed layer is set at the bottom of the groove and along the side wall of the groove, but it is generally located below the top of the groove. The metal filling layer is set on the U - shaped metal seed layer and fills the groove to the top of the groove. The part of the metal filling layer above the U - shaped metal seed layer along the side wall of the groove is directly exposed to the dielectric material of the ILD layer.

【技术实现步骤摘要】
【国外来华专利技术】用于半导体结构的金属特征的自底向上填充(BUF)
本专利技术的实施例处于半导体结构和处理的领域，并且具体而言，处于用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构的领域。
技术介绍
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体产业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上的功能单元的密度能够增大。在第一方面中，集成电路通常包括导电微电子结构，在现有技术中称为过孔，以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。通常通过光刻工艺形成过孔。代表性地，可以在电介质层之上旋涂光致抗蚀剂层，可以通过图案化的掩模使光致抗蚀剂层暴露于图案化的光化学辐射，并且然后可以使暴露的层显影以在光致抗蚀剂层中形成开口。接下来，可以通过使用光致抗蚀剂层中的开口作为蚀刻掩模来在电介质层中蚀刻用于过孔的开口。该开口被称为过孔开口。最后，可以利用一种或多种金属或其它导电材料填充过孔开口以形成过孔。过去，过孔的大小和间隔已经逐步减小，并且预计在将来，对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的大小和间隔将继续逐步减小。过孔的大小的一种度量是过孔开口的关键尺寸。过孔的间隔的一种度量是过孔间距。过孔间距代表最接近的相邻过孔之间的中心到中心距离。在通过这种光刻工艺对具有极小间距的极小过孔进行图案化时，其自身存在若干挑战，尤其是在间距大约为70纳米(nm)或更小时和/或在过孔开口的关键尺寸为大约35nm或更小时。一个这种挑战是：过孔和上覆的互连之间的重叠、以及过孔和下面的着陆互连之间的重叠通常需要被控制到过孔间距的大约四分之一的高容差。由于过孔间距随着时间缩放到更小，重叠容差倾向于以比光刻设备能够跟上的速率更快的速率随之缩放。另一个这种挑战是过孔开口的关键尺寸通常倾向于比光刻扫描仪的分辨能力更快地缩放。存在缩小技术来使过孔开口的关键尺寸缩小。然而，缩小量倾向于受到最小过孔间距以及缩小工艺为充分光学邻近校正(OPC)中性且不会显著损害线宽粗糙度(LWR)和/或关键尺寸均匀性(CDU)的能力的限制。又一个这种挑战是光致抗蚀剂的LWR和/或CDU特性通常需要随着过孔开口的关键尺寸减小而提高，以便保持关键尺寸预算的相同总体分数。然而，当前，大部分光致抗蚀剂的LWR和/或CDU特性并非如过孔开口的关键尺寸减小一样迅速地提高。另一个这种挑战是极小的过孔间距通常倾向于低于极紫外光(EUV)光刻扫描仪的分辨能力。结果，通常可以使用两个、三个或更多个不同的光刻掩模，这倾向于增加成本。在某些点，如果间距继续减小，即使利用多个掩模，也不可能使用EUV扫描仪来印刷用于这些极小间距的过孔开口。此外，这种开口的金属填充可能更有问题。于是，在过孔和相关互连制造
中需要改进。在第二方面中，随着器件尺寸继续缩放，诸如三栅极晶体管之类的多栅极晶体管已经变得更加流行。在常规工艺中，三栅极或其它非平面晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些情况下，体硅衬底是优选的，因为其成本较低且与现有的高产量体硅衬底基础设施兼容。然而，缩放多栅极晶体管并非没有结果。随着微电子电路的这些功能构建块的尺寸减小并且随着在给定区中制造的功能构建块的绝对数量增大，对用于制造这些构建块的半导体工艺的约束已经变得势不可挡。因此，在非平面晶体管制造
中需要改进。附图说明图1示出了用于利用金属填充电介质沟槽或过孔结构的现有技术处理方案。图2A示出了根据本专利技术的实施例的基于在沟槽或过孔的底部处的选择性沉积使用自底向上填充方式的处理方案中的各种操作。图2B示出了根据本专利技术的实施例的基于用于不包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。图2C示出了根据本专利技术的实施例的基于用于还包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。图2D示出了根据本专利技术的实施例的基于针对还包含自对准图案化的双镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。图3示出了根据本专利技术的实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的处理方案中的各种操作。图4示出了根据本专利技术的另一实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的另一处理方案中的各种操作。图5示出了用于半导体结构的特征填充的现有沉积和凹陷蚀刻工艺的若干缺点。图6A示出了根据本专利技术的实施例的选择性沟槽填充方案。图6B示出了根据本专利技术的实施例的具有两个二氮丁二烯配体的化学前体设计的一般图样。图7A示出了根据本专利技术的实施例的非平面半导体器件的截面图。图7B示出了根据本专利技术的实施例的沿图7A的半导体器件的a-a’轴截取的平面图。图8示出了根据本专利技术的一种实施方式的计算装置。图9是实施本专利技术的一个或多个实施例的内插器。具体实施方式描述了用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构。在下面的描述中，阐述了许多具体细节，例如具体集成和材料方案，以提供对本专利技术的实施例的透彻理解。对本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本专利技术的实施例。在其它实例中，没有详细地描述诸如集成电路设计布局之类的公知特征，以避免不必要地使本专利技术的实施例难以理解。此外，应当理解在图中示出的多种实施例是示例性的表示并且未必是按比例绘制的。本文描述的一个或多个实施例涉及用于半导体结构的金属特征的自底向上填充。在第一实施例中，自底向上填充方式包含使用选择性沉积的自底向上填充。在第二实施例中，金属和/或电介质的自底向上原子层沉积(ALD)和/或化学气相沉积(CVD)填充被实施为通过固有的选择性和几何定义的钝化而用于半导体器件应用的间隙填充的使能技术。本文描述的一个或多个实施例使得能够进行具有很少缺陷的与间距无关的无接缝/无间隙自底向上填充，这直接转换成提高的器件可靠性和产量。在本公开的第一方面中，实施例涉及使用选择性沉积的自底向上填充。为了提供语境，在特征大小缩小或高宽比增大时，对图案化沟槽或孔的填充变得越来越困难。共形填充导致在不施加极热条件的情况下不能修复的接缝。由于水平场(field)上的沉积速率与垂直侧壁上的沉积速率相比有差异，很多填充工艺实际上具有某种程度的非共形性，这可能导致更加扩大的接缝或孔隙。根据本专利技术的一个或多个实施例，将被指定要填充的沟槽或孔设计为使得底部的水平表面在化学上与垂直侧壁表面的表面(或至少侧壁表面的大部分，尤其是侧壁表面的上部)和与该特征相邻的水平场不同。在一个这种实施例中，在底表面上选择性沉积材料的前体被实施为提供从特征的底部到特征的顶部的膜生长，而不会留下任何接缝或间隙。更具体而言，本专利技术的实施例在实施时能够得到没有接缝或间隙的填充特征，否则接缝或间隙会导致器件可靠性问题。可以独立于特征大小和间距来成功实施这种选择性沉积方法，通常没有或有很少缺陷。作为对比，利用通过离子注入的表面改性的已知的自底向上填充方法常常受限于具有不变的大小和间距的图案。同时，无电镀化学也可以用于自底向上填充，但该工艺由于不期望的颗粒形成而非常难以保持控制。为了提供示例性的比较，图1示出了用于利用金属填充电介质沟槽或过孔的现有技术处理方案。参考本文档来自技高网...

【技术保护点】
一种半导体结构，包括：沟槽，其设置在层间电介质(ILD)层中，所述沟槽具有侧壁、底部和顶部；U形金属种子层，其设置在所述沟槽的所述底部并沿着所述沟槽的所述侧壁，但大体上位于所述沟槽的所述顶部下方；以及金属填充层，其设置在所述U形金属种子层上并将所述沟槽填充到所述沟槽的所述顶部，其中，所述金属填充层沿着所述沟槽的所述侧壁的位于所述U形金属种子层上方的部分与所述ILD层的电介质材料直接接触。

【技术特征摘要】
【国外来华专利技术】1.一种半导体结构，包括：沟槽，其设置在层间电介质(ILD)层中，所述沟槽具有侧壁、底部和顶部；U形金属种子层，其设置在所述沟槽的所述底部并沿着所述沟槽的所述侧壁，但大体上位于所述沟槽的所述顶部下方；以及金属填充层，其设置在所述U形金属种子层上并将所述沟槽填充到所述沟槽的所述顶部，其中，所述金属填充层沿着所述沟槽的所述侧壁的位于所述U形金属种子层上方的部分与所述ILD层的电介质材料直接接触。2.根据权利要求1所述的半导体结构，其中，所述沟槽是后端金属化层中的金属线开口或过孔开口。3.根据权利要求1所述的半导体结构，其中，所述U形金属种子层具有大约在1纳米-2纳米的范围内的厚度。4.根据权利要求1所述的半导体结构，其中，所述U形金属种子层包括从由钨、氮化钨、氮化钛、钌和钴构成的组中选择的材料。5.根据权利要求1所述的半导体结构，其中，所述U形金属种子层被设置为沿所述沟槽的所述侧壁达小于所述沟槽的高度的大约50％的高度。6.根据权利要求5所述的半导体结构，其中，所述U形金属种子层被设置为沿所述沟槽的所述侧壁达小于所述沟槽的高度的大约25％的高度。7.根据权利要求1所述的半导体结构，其中，所述金属填充层没有接缝或间隙。8.根据权利要求1所述的半导体结构，其中，所述ILD层的所述电介质材料是低k电介质材料。9.一种制造半导体结构的方法，所述方法包括：在层间电介质(ILD)层中形成沟槽，所述沟槽具有侧壁、底部和顶部；在所述沟槽的所述底部并沿着所述沟槽的所述侧壁、但大体上在所述沟槽的所述顶部下方形成U形金属种子层；以及在所述U形金属种子层上形成金属填充层以将所述沟槽填充到所述沟槽的所述顶部，其中，所述金属填充层选择性地形成在所述U形金属种子层上。10.根据权利要求9所述的方法，其中，形成所述U形金属种子层包括：在所述沟槽的所述底部并沿着所述沟槽的所述侧壁到所述沟槽的所述顶部形成金属种子层；在所述金属种子层上形成材料填充层；使所述材料填充层凹陷以暴露所述金属种子层的部分；去除所述金属种子层的暴露的部分以形成所述U形金属种子层；以及去除凹陷的材料填充层。11.根据权利要求9所述的方法，其中，形成所述U形金属种子层包括：在所述沟槽的所述底部并沿着所述沟槽的所述侧壁到所述沟槽的所述顶部形成金属种子层；在所述金属种子层上形成材料填充层；使所述材料填充层凹陷以暴露所述金属种子层的部分；在所述金属种子层的暴露的部分上形成自组装单层(SAM)，以形成所述金属种子层的钝化部分；以及去除凹陷的材料填充层以暴露所述U形金属种子层。12.根据权利要求9所述的方法，其中，形成所述U形金属种子层包括：在所述沟槽中形成材料填充层；使所述材料填充层凹陷以暴露所述沟槽的所述...

【专利技术属性】
技术研发人员：S·B·克伦德宁，M·M·米坦，T·E·格拉斯曼，F·格里吉欧，G·M·克洛斯特，K·N·弗拉休尔，F·格瑟特莱恩，R·胡拉尼，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US